UG-20219 külső memória interfészek Intel Agilex FPGA IP Design Example

A külső memória interfészekről Intel® Agilex™ FPGA IP

Kiadási információk

Az IP-verziók megegyeznek az Intel® Quartus® Prime Design Suite szoftververzióival 19.1-ig. Az Intel Quartus Prime Design Suite szoftver 19.2-es vagy újabb verziójától kezdve az IP-magok új IP-verziós sémával rendelkeznek. Az IP-verziós séma (XYZ) száma az egyik szoftververzióról a másikra változik. Változás a következőkben:

• X az IP jelentős felülvizsgálatát jelzi. Ha frissíti az Intel Quartus Prime szoftvert, újra kell generálnia az IP-címet.
• Y azt jelzi, hogy az IP új funkciókat tartalmaz. Újragenerálja az IP-címét, hogy tartalmazza ezeket az új funkciókat.
• A Z azt jelzi, hogy az IP kisebb változtatásokat tartalmaz. Újragenerálja az IP-címét, hogy belefoglalja ezeket a változtatásokat.
  

  Tétel	Leírás
  IP verzió	2.4.2
  Intel Quartus Prime	21.2
  Megjelenés dátuma	2021.06.21

Tervezés plample Rövid útmutató a külső memória interfészekhez Intel Agilex™ FPGA IP

Egy automatizált tervezés plampA le flow elérhető Intel Agilex™ külső memória interfészekhez. A Generate Example Designs gomb az ExampA le Designs fül lehetővé teszi a szintézis és szimulációs terv megadását és generálását, plample file készletek, amelyeket az EMIF IP-címének érvényesítésére használhat. Tervezhet plample, amely megfelel az Intel FPGA fejlesztőkészletnek, vagy bármely Ön által generált EMIF IP-hez. Használhatja a design plample, hogy segítse az értékelést, vagy kiindulási pontként a saját rendszeréhez.

Általános tervezés plample Munkafolyamatok

EMIF projekt létrehozása

Az Intel Quartus Prime szoftver 17.1-es és újabb verzióihoz létre kell hoznia egy Intel Quartus Prime projektet, mielőtt létrehozná az EMIF IP-címet és a tervezést.ample.

1. Indítsa el az Intel Quartus Prime szoftvert, és válassza ki File ➤ Új projekt varázsló. Kattintson a Tovább gombra. Tervezés plample Rövid útmutató a külső memória interfészekhez Intel Agilex™ FPGA IP
2. Adjon meg egy könyvtárat ( ), az Intel Quartus Prime projekt neve ( ), és egy legfelső szintű tervezési entitás neve ( ), amelyet létrehozni szeretne. Kattintson a Tovább gombra.
3. Ellenőrizze, hogy az Üres projekt van-e kiválasztva. Kattintson kétszer a Tovább gombra.
4. A Család alatt válassza az Intel Agilex lehetőséget.
5. A Névszűrő alatt írja be az eszköz cikkszámát.
6. Az Elérhető eszközök alatt válassza ki a megfelelő eszközt.
7. Kattintson a Befejezés gombra.

Az EMIF IP generálása és konfigurálása

A következő lépések bemutatják, hogyan kell létrehozni és konfigurálni az EMIF IP-címet. Ez az áttekintés DDR4 interfészt hoz létre, de a lépések hasonlóak más protokollokhoz. (Ezek a lépések az IP-katalógus (önálló) folyamatát követik; ha inkább a Platform Designer (rendszer) folyamatot választja, a lépések hasonlóak.)

1. Az IP-katalógus ablakban válassza az External Memory Interfaces Intel Agilex FPGA IP lehetőséget. (Ha az IP-katalógus ablak nem látható, válassza a View ➤ IP katalógus.)
2. Az IP-paraméterszerkesztőben adjon meg egy entitásnevet az EMIF IP-címéhez (az itt megadott név lesz file az IP neve) és adjon meg egy könyvtárat. Kattintson a Létrehozás gombra.
3. A paraméterszerkesztő több lappal rendelkezik, ahol be kell állítania a paramétereket, hogy tükrözze az EMIF megvalósítását.

Intel Agilex EMIF paraméterszerkesztő irányelvei
Ez a témakör magas szintű útmutatást nyújt a lapok paraméterezéséhez az Intel Agilex EMIF IP paraméterszerkesztőben.

1. táblázat: EMIF Paraméterszerkesztő irányelvek

Paraméterszerkesztő fül	Irányelvek
Általános	Győződjön meg arról, hogy a következő paramétereket helyesen adta meg: • A készülék sebességfokozata. • A memória órafrekvenciája. • A PLL referencia órajel frekvenciája.
Memória	• Olvassa el a memóriaeszköz adatlapját a paraméterek megadásához Memória lapon. • Adjon meg egy konkrét helyet az ALERT# PIN-kódhoz. (Csak a DDR4 memóriaprotokollra vonatkozik.)
Mem I/O	• A projekt kezdeti vizsgálatához használhatja az alapértelmezett beállításokat Mem I/O lapon. • A fejlett tervezési érvényesítéshez kártyaszimulációt kell végrehajtania az optimális lezárási beállítások levezetéséhez.
FPGA I/O	• A projekt kezdeti vizsgálatához használhatja az alapértelmezett beállításokat FPGA I/O lapon. • A fejlett tervezési érvényesítéshez kártyaszimulációt kell végrehajtania a kapcsolódó IBIS modellekkel a megfelelő I/O szabványok kiválasztásához.
Mem időzítés	• A projekt kezdeti vizsgálatához használhatja az alapértelmezett beállításokat Mem időzítés lapon. • A fejlett tervezési érvényesítéshez a memóriaeszköz adatlapjának megfelelő paramétereket kell megadnia.
Vezérlő	Állítsa be a vezérlő paramétereit a memóriavezérlő kívánt konfigurációjának és viselkedésének megfelelően.
Diagnosztika	Használhatja a paramétereket a Diagnosztika fület, hogy segítse a memória interfész tesztelését és hibakeresését.
Example Designs	A Example Designs lapon tervezhet plampszintézishez és szimulációhoz. A generált terv plampA le egy teljes EMIF rendszer, amely az EMIF IP-ből és egy meghajtóból áll, amely véletlenszerű forgalmat generál a memória interfész érvényesítéséhez.

Az egyes paraméterekkel kapcsolatos részletes információkért tekintse meg a memóriaprotokollnak megfelelő fejezetet az Intel Agilex FPGA IP felhasználói kézikönyv Külső memória interfészek című dokumentumában.

A szintetizálható EMIF Design Example

Az Intel Agilex fejlesztőkészlet esetében elegendő az Intel Agilex EMIF IP-beállítások többségét az alapértelmezett értékükön hagyni. A szintetizálható terv létrehozásához plample, kövesse az alábbi lépéseket:

1. Az ExampA Tervek lapon ellenőrizze, hogy a Szintézis négyzet be van-e jelölve.
   • Ha egyetlen interfészt valósít meg, plample design, konfigurálja az EMIF IP-t, és kattintson File➤ Mentés az aktuális beállítás mentéséhez a felhasználói IP-változatba file ( .ip).
     • Ha egy exampLe design több interfésszel, adja meg az IP-k számát a kívánt számú interfészhez. Láthatja az EMIF-azonosítók teljes számát, amely megegyezik a kiválasztott IP-címek számával. Az egyes interfészek konfigurálásához kövesse az alábbi lépéseket:
   •  Válassza ki a Cal-IP-t az interfész és a kalibrációs IP kapcsolat meghatározásához.
   • Konfigurálja ennek megfelelően az EMIF IP-címet az összes Paraméterszerkesztő lapon.
   • Vissza az Example Tervezés fület, és kattintson a Rögzítés gombra a kívánt EMIF azonosítón.
   • Ismételje meg az a-c lépést az összes EMIF-azonosítóhoz.
   • Kattintson a Törlés gombra a rögzített paraméterek eltávolításához, és ismételje meg az a-c lépéseket az EMIF IP-címének módosításához.
   • Kattintson File➤ Mentés az aktuális beállítás mentéséhez a felhasználói IP-változatba file ( .ip).
2. Kattintson az Ex generálása elemreample Design az ablak jobb felső sarkában.
3. Adjon meg egy könyvtárat az EMIF-tervhez, plample és kattintson az OK gombra. Az EMIF design sikeres generálása plample a következőt hozza létre filebeállítva egy qii könyvtárba.
4. Kattintson File ➤ Kilépés az IP Parameter Editor Pro ablakból való kilépéshez. A rendszer azt jelzi, hogy a legutóbbi módosítások nem jöttek létre. Most generál? Kattintson a Nem gombra a következő folyamat folytatásához.
5. Az ex megnyitásáhozample design, kattintson File ➤ Nyissa meg a Projektet, és navigáljon a /ample_name>/qii/ed_synth.qpf, majd kattintson a Megnyitás gombra.
   Jegyzet: A tervezés fordításával és programozásával kapcsolatos információkért plample, lásd
   Az Intel Agilex EMIF Design Ex fordítása és programozásaample.

4. ábra. Generált szintetizálható terv plample File Szerkezet

A két vagy több külső memória interfésszel rendelkező rendszer felépítésével kapcsolatos információkért lásd: Tervezési példa létrehozásaample több EMIF interfésszel, a Külső memória interfészek Intel Agilex FPGA IP felhasználói kézikönyvében. A több interfész hibakeresésével kapcsolatos információkért tekintse meg az EMIF Toolkit engedélyezése meglévő kialakításban című részt a Külső memória interfészek Intel Agilex FPGA IP felhasználói kézikönyvében.

Jegyzet: Ha nem jelöli be a Szimuláció vagy Szintézis jelölőnégyzetet, a célkönyvtár csak a Platform Designer tervet tartalmazza. files, amelyeket az Intel Quartus Prime szoftver közvetlenül nem fordíthat le, de Ön igen view vagy szerkessze a Platform Designerben. Ebben a helyzetben a következő parancsokat futtathatja szintézis és szimuláció generálásához file készletek.

• Lefordítható projekt létrehozásához futtassa a quartus_sh -t make_qii_design.tclscript parancsot a célkönyvtárban.
• Szimulációs projekt létrehozásához futtassa a quartus_sh -t make_sim_design.tcl parancsfájlt a célkönyvtárban.

Jegyzet: Ha létrehozott egy tervezési plample, majd módosítsa azt a paraméterszerkesztőben, akkor újra kell generálnia a tervezést plample, hogy láthassa a változtatások végrehajtását. Az újonnan generált design plample nem írja felül a meglévő tervezést plample files.

Az EMIF Design Ex. létrehozásaample a szimulációhoz

Az Intel Agilex fejlesztőkészlet esetében elegendő az Intel Agilex EMIF IP-beállítások többségét az alapértelmezett értékükön hagyni. A terv elkészítéséhez plampszimulációhoz kövesse az alábbi lépéseket:

1. Az Example Designs fülön győződjön meg arról, hogy a Szimuláció négyzet be van jelölve. Válassza ki a szükséges szimulációs HDL formátumot is, vagy Verilog vagy VHDL.
2. Konfigurálja az EMIF IP-címét, és kattintson a gombra File ➤ Mentés az aktuális beállítás mentéséhez a felhasználói IP-változatba file ( .ip).
3. Kattintson az Ex generálása elemreample Design az ablak jobb felső sarkában.
4. Adjon meg egy könyvtárat az EMIF-tervhez, plample és kattintson az OK gombra. Az EMIF design sikeres generálása plample többszöröst hoz létre file készletek különböző támogatott szimulátorokhoz, egy sim/ed_sim könyvtárban.
5. Kattintson File ➤ Kilépés az IP Parameter Editor Pro ablakból való kilépéshez. A rendszer azt jelzi, hogy a legutóbbi módosítások nem jöttek létre. Most generál? Kattintson a Nem gombra a következő folyamat folytatásához.

Generált szimulációs tervezés plample File Szerkezet

Jegyzet: A külső memória interfészek Intel Agilex FPGA IP jelenleg csak a VCS, ModelSim/QuestaSim és Xcelium szimulátorokat támogatja. További szimulátor-támogatást terveznek a jövőbeli kiadásokban.

Jegyzet: Ha nem jelöli be a Szimuláció vagy Szintézis jelölőnégyzetet, a célkönyvtár csak a Platform Designer tervet tartalmazza. files, amelyeket az Intel Quartus Prime szoftver közvetlenül nem fordíthat le, de Ön igen view vagy szerkessze a Platform Designerben. Ebben a helyzetben a következő parancsokat futtathatja szintézis és szimuláció generálásához file készletek.

• Lefordítható projekt létrehozásához futtassa a quartus_sh -t make_qii_design.tcl parancsfájlt a célkönyvtárban.
• Szimulációs projekt létrehozásához futtassa a quartus_sh -t make_sim_design.tcl parancsfájlt a célkönyvtárban.

Jegyzet: Ha létrehozott egy tervezési plample, majd módosítsa azt a paraméterszerkesztőben, akkor újra kell generálnia a tervezést plample, hogy láthassa a változtatások végrehajtását. Az újonnan generált design plample nem írja felül a meglévő tervezést plample files.

Szimuláció versus hardveres megvalósítás
A külső memória interfész szimulációjához az IP generálás során a Diagnosztika lapon kiválaszthatja a kalibrálás kihagyását vagy a teljes kalibrálást.

EMIF szimulációs modellek
Ez a táblázat összehasonlítja a kihagyásos és a teljes kalibrációs modellek jellemzőit.

2. táblázat: EMIF szimulációs modellek: Kalibráció kihagyása a teljes kalibrációhoz képest

Kalibrálás kihagyása	Teljes kalibrálás
Rendszerszintű szimuláció a felhasználói logikára összpontosítva.	Memória interfész szimuláció a kalibrációra összpontosítva.
A kalibrálás részletei nem kerülnek rögzítésre.	Minden s-t rögzíttages a kalibrálás.
Képes adatok tárolására és visszakeresésére.	Tartalmazza a szintezést, a bitenkénti ferdítést stb.
Pontos hatékonyságot képvisel.
Nem veszi figyelembe a tábla ferdeségét.

RTL szimuláció versus hardveres implementáció
Ez a táblázat kiemeli az EMIF-szimuláció és a hardveres megvalósítás közötti főbb különbségeket.

3. táblázat: EMIF RTL szimuláció versus hardveres implementáció

RTL szimuláció	Hardver megvalósítás
A Nios® inicializálási és kalibrációs kódja párhuzamosan fut.	A Nios inicializálási és kalibrációs kódja egymás után fut.
Az interfészek szimulációban egyidejűleg érvényesítik a cal_done jelet.	Az illesztőműveletek határozzák meg a kalibrálás sorrendjét, és az interfészek nem állítják be egyszerre a cal_done-t.

Futtasson RTL-szimulációkat a tervezési alkalmazás forgalmi mintái alapján. Vegye figyelembe, hogy az RTL-szimuláció nem modellezi a PCB-nyomkövetési késéseket, amelyek eltérést okozhatnak az RTL-szimuláció és a hardveres megvalósítás között.

 Külső memória interfész IP szimulációja ModelSim segítségével
Ez az eljárás bemutatja, hogyan lehet szimulálni az EMIF-tervet plample.

1. Indítsa el a Mentor Graphics* ModelSim szoftvert, és válassza ki File ➤ Címtár módosítása. Keresse meg a sim/ed_sim/mentor könyvtárat a generált tervben, plample mappa.
2. Ellenőrizze, hogy az Átirat ablak megjelenik-e a képernyő alján. Ha az Átirat ablak nem látható, kattintson rá kattintva View ➤ Átirat.
3. Az Átirat ablakban futtassa az msim_setup.tcl forrást.
4. Az msim_setup.tcl forrás futása után futtassa az ld_debug parancsot az Átirat ablakban.
5. Az ld_debug futása után ellenőrizze, hogy megjelenik-e az Objektumok ablak. Ha az Objektumok ablak nem látható, kattintson rá View ➤ Objektumok.
6. Az Objektumok ablakban válassza ki a szimulálni kívánt jeleket a jobb gombbal kattintva, és válassza ki a Hullám hozzáadása lehetőséget.
7. Miután befejezte a szimulációhoz szükséges jelek kiválasztását, futtassa a run -all parancsot az Átirat ablakban. A szimuláció a befejezésig tart.
8. Ha a szimuláció nem látható, kattintson a gombra View ➤ Hullám.

Pin elhelyezése Intel Agilex EMIF IP-hez
Ez a témakör útmutatást ad a tű elhelyezéséhez.

Felettview
Az Intel Agilex FPGA-k felépítése a következő:

• Minden eszköz legfeljebb 8 I/O bankot tartalmaz.
• Minden I/O bank 2 al-I/O bankot tartalmaz.
• Minden al-I/O bank 4 sávot tartalmaz.
• Minden sáv 12 általános célú I/O (GPIO) érintkezőt tartalmaz.

Általános pin-irányelvek
Az alábbiak az általános tűs iránymutatások.

Jegyzet: A tűvel részletesebb információkért tekintse meg az Intel Agilex FPGA EMIF IP Pin és erőforrás-tervezés című szakaszát a külső memóriaprotokoll protokollspecifikus fejezetében, az Intel Agilex FPGA IP felhasználói kézikönyvben.

• Győződjön meg arról, hogy egy adott külső memória interfész lábai ugyanabban az I/O sorban találhatók.
• A több bankot átfogó interfészeknek meg kell felelniük a következő követelményeknek:
  •  A bankoknak egymás mellett kell lenniük. A szomszédos bankokkal kapcsolatos információkért tekintse meg az EMIF Architecture: I/O Bank témakört az External Memory Interfaces Intel Agilex FPGA IP felhasználói kézikönyvben.
•  Minden címnek és parancsnak, valamint a kapcsolódó csapoknak egyetlen albankon belül kell lenniük.
• A cím-, parancs- és adattűk a következő feltételek mellett oszthatnak meg egy albankot:
  • A cím, a parancs- és adattűk nem oszthatnak meg egy I/O sávot.
  • Csak egy nem használt I/O sáv a cím- és parancsbankban tartalmazhat adattűket.

4. táblázat: Általános tűk korlátozások

Jel típusa	Kényszer
Data Strobe	A DQ csoporthoz tartozó összes jelnek ugyanabban az I/O sávban kell lennie.
Adat	A kapcsolódó DQ érintkezőknek ugyanabban az I/O sávban kell lenniük. A kétirányú adatvonalakat nem támogató protokollok esetében az olvasási jeleket az írásjelektől elkülönítve kell csoportosítani.
Cím és parancs	A cím- és parancstűknek előre meghatározott helyeken kell lenniük egy I/O-albankon belül.

Jegyzet: A tűvel részletesebb információkért tekintse meg az Intel Agilex FPGA EMIF IP Pin és erőforrás-tervezés című szakaszát a külső memóriaprotokoll protokollspecifikus fejezetében, az Intel Agilex FPGA IP felhasználói kézikönyvben.

• Győződjön meg arról, hogy egy adott külső memória interfész lábai ugyanabban az I/O sorban találhatók.
• A több bankot átfogó interfészeknek meg kell felelniük a következő követelményeknek:
  • A bankoknak egymás mellett kell lenniük. A szomszédos bankokkal kapcsolatos információkért tekintse meg az EMIF Architecture: I/O Bank témakört az External Memory Interfaces Intel Agilex FPGA IP felhasználói kézikönyvben.
• Minden címnek és parancsnak, valamint a kapcsolódó csapoknak egyetlen albankon belül kell lenniük.
• A cím-, parancs- és adattűk a következő feltételek mellett oszthatnak meg egy albankot:
  • A cím, a parancs- és adattűk nem oszthatnak meg egy I/O sávot.
  • Csak egy nem használt I/O sáv a cím- és parancsbankban tartalmazhat adattűket.

Tervezési Ex létrehozásaample a TG konfigurációs opcióval

A generált EMIF terv plample tartalmaz egy forgalomgenerátor blokkot (TG). Alapértelmezés szerint a design plampA le egy egyszerű TG-blokkot (altera_tg_avl) használ, amelyet csak egy kemény kódolt forgalmi minta újraindítása érdekében lehet alaphelyzetbe állítani. Ha szükséges, választhat helyette egy konfigurálható forgalomgenerátor (TG2) engedélyezését. A konfigurálható forgalomgenerátorban (TG2) (altera_tg_avl_2) vezérlőregisztereken keresztül valós időben konfigurálhatja a forgalmi mintát – ami azt jelenti, hogy nem kell újrafordítania a tervet a forgalmi minta megváltoztatásához vagy újraindításához. Ez a forgalomgenerátor finom szabályozást biztosít a forgalom típusa felett, amelyet az EMIF vezérlőfelületén küld. Ezenkívül állapotregisztereket is biztosít, amelyek részletes hibainformációkat tartalmaznak.

A forgalomgenerátor engedélyezése egy tervezési példábanample

A konfigurálható forgalomgenerátort az EMIF paraméterszerkesztő Diagnosztika lapjáról engedélyezheti. A konfigurálható forgalomgenerátor engedélyezéséhez kapcsolja be a Konfigurálható Avalon forgalomgenerátor 2.0 használata lehetőséget a Diagnosztika lapon.

6. ábra.

• Dönthet úgy, hogy letiltja az alapértelmezett forgalmi mintáttage vagy a felhasználó által konfigurált forgalom stage, de legalább egy s-nek kell lennietage engedélyezve. Ezekre vonatkozó információkért stagLásd az Alapértelmezett forgalmi mintát és a felhasználó által konfigurált forgalmi mintát a Külső memória interfészek Intel Agilex FPGA IP felhasználói kézikönyvében.
• A TG2 teszt időtartama paraméter csak az alapértelmezett forgalmi mintára vonatkozik. Választhat rövid, közepes vagy végtelen tesztidőt.
• két érték közül választhat a TG2 konfigurációs interfész mód paraméteréhez:
  • JTAG: Lehetővé teszi a GUI használatát a rendszerkonzolon. További információkért tekintse meg a Forgalomgenerátor konfigurációs interfészét a Külső memória csatolók Intel Agilex FPGA IP felhasználói kézikönyvben.
  • Export: Lehetővé teszi az egyéni RTL logika használatát a forgalmi minta szabályozására.

A Design Example az EMIF Debug Toolkit segítségével

Az EMIF Debug Toolkit elindítása előtt győződjön meg arról, hogy konfigurálta az eszközt egy programozással file amelyen engedélyezve van az EMIF Debug Toolkit. Az EMIF Debug Toolkit elindításához kövesse az alábbi lépéseket:

1. Az Intel Quartus Prime szoftverben nyissa meg a Rendszerkonzolt az Eszközök ➤ Rendszerhibakereső eszközök ➤ Rendszerkonzol menüpont kiválasztásával.
2. [Hagyja ki ezt a lépést, ha a projekt már meg van nyitva az Intel Quartus Prime szoftverben.] A System Console-ban töltse be az SRAM objektumot file (.sof), amellyel a kártyát programozta (az EMIF Debug Toolkit használatának előfeltételei című részben leírtak szerint, a Külső memória interfészek Intel Agilex FPGA IP felhasználói kézikönyvében).
3. Válassza ki a hibakereséshez szükséges példányokat.
4. Válassza az EMIF Calibration Debug Toolkit eszközt az EMIF kalibrációs hibakereséshez, a Tervezési példa létrehozása részben leírtak szerintample a Calibration Debug opcióval. Alternatív megoldásként válassza az EMIF TG konfigurációs eszközkészletet a forgalomgenerátor hibakereséséhez, a Tervezési példa létrehozása részben leírtak szerint.ample a TG konfigurációs opcióval.
5. Kattintson az Eszköztár megnyitása elemre a főoldal megnyitásához view az EMIF Debug Toolkit.
6. Ha több EMIF-példány van a programozott tervben, válassza ki az oszlopot (a JTAG master) és annak az EMIF-példánynak a memória interfész azonosítója, amelyhez az eszközkészletet aktiválni kell.
7. Kattintson az Interfész aktiválása gombra, hogy az eszközkészlet beolvassa az interfész paramétereit és a kalibrálási állapotot.
8. Egyszerre csak egy felületet kell hibakeresnie; ezért a tervezésben egy másik interfészhez való csatlakozáshoz először deaktiválnia kell az aktuális interfészt.

A következők plampaz EMIF Calibration Debug Toolkit és az EMIF TG Configuration Toolkit jelentések: ill.

Jegyzet: A kalibrálási hibakereséssel kapcsolatos részletekért tekintse meg a Hibakeresés a külső memória interfész hibakeresési eszköztárával című részét a Külső memória interfészek Intel Agilex FPGA IP felhasználói kézikönyvében.

Jegyzet: A forgalomgenerátor hibakeresésével kapcsolatos részletekért tekintse meg a Traffic Generator Configuration User Interface részt a Külső memória interfészek Intel Agilex FPGA IP felhasználói kézikönyvében.

Tervezés plample Külső memória interfészek leírása Intel Agilex FPGA IP

Amikor paraméterezi és létrehozza az EMIF IP-címét, megadhatja, hogy a rendszer hozzon létre könyvtárakat a szimulációhoz és a szintézishez file beállítja, és generálja a file automatikusan beállítja. Ha a Szimuláció vagy a Szintézis lehetőséget választja a Plample Design Files az Example Designs fülön a rendszer teljes szimulációt készít file készlet vagy egy teljes szintézis file állítsa be, az Ön választásának megfelelően.

Szintézis tervezés plample
A szintézis terv plample tartalmazza az alábbi ábrán látható főbb blokkokat.

• Egy forgalomgenerátor, amely egy szintetizálható Avalon®-MM plampLe illesztőprogram, amely pszeudo-véletlenszerű olvasási és írási mintát valósít meg paraméterezett számú címre. A forgalomgenerátor figyeli a memóriából kiolvasott adatokat is, hogy megbizonyosodjon arról, hogy megegyeznek az írott adatokkal, és ellenkező esetben hibát jelez.
• A memória interfész egy példánya, amely a következőket tartalmazza:
  • Memóriavezérlő, amely az Avalon-MM interfész és az AFI interfész között moderál.
  • A PHY, amely interfészként szolgál a memóriavezérlő és a külső memóriaeszközök között olvasási és írási műveletek végrehajtásához.

7. ábra Szintézistervezés Plample

Jegyzet: Ha a PLL-megosztási mód, a DLL-megosztási mód vagy az OCT-megosztási mód paraméterei közül egy vagy több a No Sharing-tól eltérő értékre van beállítva, a szintézisterv pl.ampA le két forgalomgenerátor/memória interfész példányt fog tartalmazni. A két forgalomgenerátor/memória interfész példány csak a paraméterbeállítások által meghatározott megosztott PLL/DLL/OCT kapcsolatokon keresztül kapcsolódik egymáshoz. A forgalomgenerátor/memória interfész példányai bemutatják, hogyan hozhat létre ilyen kapcsolatokat a saját tervezésében.

Szimulációs tervezés plample
A szimulációs tervezés plample tartalmazza a következő ábrán látható főbb blokkokat.

• A szintézis terv egy példánya plample. Az előző részben leírtak szerint a szintézisterv plampA le tartalmaz egy forgalomgenerátort, egy kalibrációs komponenst és a memória interfész egy példányát. Ezek a blokkok alapértelmezés szerint absztrakt szimulációs modelleket használnak, ahol szükséges a gyors szimulációhoz.
• Memóriamodell, amely általános modellként működik, amely megfelel a memóriaprotokoll specifikációinak. A memóriagyártók gyakran szimulációs modelleket biztosítanak saját memóriakomponenseikhez, amelyeket letölthet tőlük weboldalak.
• Állapotellenőrző, amely figyeli a külső memória interfész IP és a forgalomgenerátor állapotjeleit, hogy jelezze az általános sikeres vagy sikertelen állapotot.

10. ábra Szimulációs tervezés Plample

Example Designs Interface Tab
A paraméterszerkesztő tartalmaz egy Example Designs fül, amely lehetővé teszi a tervezés paraméterezését és generálását, plamples.

Külső memória interfészek Intel Agilex FPGA IP Design Example Felhasználói kézikönyv Archívum

Az IP-verziók megegyeznek az Intel Quartus Prime Design Suite szoftververzióival 19.1-ig. Az Intel Quartus Prime Design Suite szoftver 19.2-es vagy újabb verziójától kezdve az IP-címek új IP-verziós sémával rendelkeznek. Ha egy IP-magverzió nem szerepel a listán, akkor az előző IP-magverzió felhasználói útmutatója érvényes.

IP Core verzió	Felhasználói kézikönyv
2.4.0	Külső memória interfészek Intel Agilex FPGA IP Design Example Felhasználói kézikönyv Archívum
2.3.0	Külső memória interfészek Intel Agilex FPGA IP Design Example Felhasználói kézikönyv Archívum
2.3.0	Külső memória interfészek Intel Agilex FPGA IP Design Example Felhasználói kézikönyv Archívum
2.1.0	Külső memória interfészek Intel Agilex FPGA IP Design Example Felhasználói kézikönyv Archívum
19.3	Külső memória interfészek Intel Agilex FPGA IP Design Example Felhasználói kézikönyv Archívum

Dokumentum felülvizsgálati előzmények a külső memória interfészek esetében Intel Agilex FPGA IP Design Example Felhasználói kézikönyv

Dokumentum verzió	Intel Quartus Prime verzió	IP verzió	Változások
2021.06.21	21.2	2.4.2	A Tervezés plample Quick Start fejezet: • Megjegyzés hozzáadva a Az Intel Agilex EMIF Design Ex fordítása és programozásaample téma. • Módosította a címét Tervezési Ex létrehozásaample a Calibration Debug opcióval téma. • Hozzáadta a Tervezési Ex létrehozásaample a TG konfigurációs opcióval és A forgalomgenerátor engedélyezése egy tervezési példábanample témákat. • Módosította a 2., 3. és 4. lépést, frissített néhány ábrát, és megjegyzést fűzött a A Design Example az EMIF Debug Toolkit segítségével téma.
2021.03.29	21.1	2.4.0	A Tervezés plample Quick Start fejezet: • Megjegyzés hozzáadva a A szintetizálható EMIF Design Example és Az EMIF Design Ex. létrehozásaample a szimulációhoz témákat. • Frissítette a File Szerkezeti diagram a Az EMIF Design Ex. létrehozásaample a szimulációhoz téma.
2020.12.14	20.4	2.3.0	A Tervezés plample Quick Start fejezetében a következő változtatásokat végezte: • Frissítette a A szintetizálható EMIF Design Example több EMIF-terveket is tartalmazzon. • Frissítettük a 3. lépéshez tartozó ábrát a Az EMIF Design Ex. létrehozásaample a szimulációhoz téma.
2020.10.05	20.3	2.3.0	A Tervezés plample Gyors üzembe helyezési útmutató fejezetében a következő változtatásokat végezte: • Ban ben EMIF projekt létrehozása, frissítette a képet a 6. lépésben. • Ban ben A szintetizálható EMIF Design Example, frissítette az ábrát a 3. lépésben. • Ban ben Az EMIF Design Ex. létrehozásaample a szimulációhoz, frissítette az ábrát a 3. lépésben. • Ban ben Szimuláció versus hardveres megvalósítás, javított egy kisebb elírást a második táblázatban. • Ban ben A Design Example az EMIF Debug Toolkit segítségével, módosított 6. lépés, hozzáadott 7. és 8. lépés.
folytatás…

Dokumentum verzió	Intel Quartus Prime verzió	IP verzió	Változások
2020.04.13	20.1	2.1.0	• Ban,-ben Körülbelül fejezetben módosította a táblázatot Kiadási információk téma. • Ban,-ben Tervezés plample Gyors üzembe helyezési útmutató fejezet: — Módosított 7. lépés és a hozzá tartozó kép, a A szintetizálható EMIF Design Example téma. — Módosította a A Design Ex létrehozásaample a Debug Option segítségével téma. — Módosította a A Design Example az EMIF Debug Toolkit segítségével téma.
2019.12.16	19.4	2.0.0	• Ban,-ben Tervezés plample Quick Start fejezet: — Frissítettük az ábrát a 6. lépésben EMIF projekt létrehozása téma. — Frissítettük az ábrát a 4. lépésben A szintetizálható EMIF Design Example téma. — Frissítettük az ábrát a 4. lépésben Az EMIF Design Ex. létrehozásaample a szimulációhoz téma. — Módosított 5. lépés a Az EMIF Design Ex. létrehozásaample a szimulációhoz téma. — Módosította a Általános pin-irányelvek és Szomszédos bankok szakaszai Pin elhelyezése Intel Agilex EMIF IP-hez téma.
2019.10.18	19.3		• Ban,-ben EMIF projekt létrehozása téma, frissítette a képet a 6. ponttal. • Ban,-ben Az EMIF IP generálása és konfigurálása téma, frissítette az ábrát az 1. lépéssel. • A táblázatban a Intel Agilex EMIF paraméterszerkesztő irányelvei téma, módosította a leírását Bizottság lapon. • Ban,-ben A szintetizálható EMIF Design Example és Az EMIF Design Ex. létrehozásaample a szimulációhoz témákban frissítette a képet az egyes témák 3. lépésében. • Ban,-ben Az EMIF Design Ex. létrehozásaample a szimulációhoz topic, frissítette a Generált szimulációs tervezés plample File Szerkezet ábrát, és módosította az ábrát követő jegyzetet. • Ban,-ben A szintetizálható EMIF Design Example téma, hozzáadott egy lépést és egy ábrát több felülethez.
2019.07.31	19.2	1.2.0	• Hozzáadva A külső memória interfészekről Intel Agilex FPGA IP fejezetet és a kiadási információkat. • Frissített dátumok és verziószámok. • Kisebb fejlesztés a Szintézis tervezés plample ábra a Szintézis tervezés plample téma.
2019.04.02	19.1		• Első kiadás.

Dokumentum felülvizsgálati előzmények a külső memória interfészek esetében Intel Agilex FPGA IP Design Example Felhasználói kézikönyv

Dokumentumok / Források

Intel UG-20219 külső memória interfészek Intel Agilex FPGA IP Design Example [pdf] Felhasználói útmutató UG-20219 külső memória interfészek Intel Agilex FPGA IP Design Example, UG-20219, külső memória interfészek Intel Agilex FPGA IP Design Example, Interfészek Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Hivatkozások

• Felhasználói kézikönyv