UG-20219 Interfacce di memoria esterna Intel Agilex FPGA IP Design Example

À propositu di l'Interfacce di Memoria Esterna Intel® Agilex™ FPGA IP

L'infurmazione di liberazione

E versioni IP sò listessi cù e versioni di u software Intel® Quartus® Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP. U numeru di schema di versione IP (XYZ) cambia da una versione di u software à l'altru. Un cambiamentu in:

• X indica una rivisione maiò di l'IP. Se aghjurnà u vostru software Intel Quartus Prime, deve rigenerate l'IP.
• Y indica chì l'IP include novi funziunalità. Rigenerate u vostru IP per include queste novi funziunalità.
• Z indica chì l'IP include cambiamenti minori. Rigenerate u vostru IP per include questi cambiamenti.
  

  Articulu	Descrizzione
  Versione IP	2.4.2
  Intel Quartus Prime	21.2
  Data di liberazione	2021.06.21

Design Example Guida di avvio rapido per interfacce di memoria esterna Intel Agilex™ FPGA IP

Un disignu automatizatu exampu flussu hè dispunibule per l'interfaccia di memoria esterna Intel Agilex™. U Generate Example Designs buttone nantu à l'Example Designs tab permette di specificà è generà u disignu di sintesi è di simulazione example file sets chì pudete aduprà per cunvalidà u vostru IP EMIF. Pudete generà un disignu example chì currisponde à u kit di sviluppu Intel FPGA, o per qualsiasi IP EMIF chì generate. Pudete aduprà u disignu example per assistisce à a vostra valutazione, o cum'è un puntu di partenza per u vostru propiu sistema.

Disegnu generale Example Workflows

Crià un Prughjettu EMIF

Per a versione di u software Intel Quartus Prime 17.1 è più tardi, duvete creà un prughjettu Intel Quartus Prime prima di generà l'IP EMIF è u disignu ex.ample.

1. Lanciate u software Intel Quartus Prime è selezziunate File ➤ Assistant New Project. Cliccate Next. Design Example Guida di avvio rapido per interfacce di memoria esterna Intel Agilex™ FPGA IP
2. Specificà un cartulare ( ), un nome per u prughjettu Intel Quartus Prime ( ), è un nome di entità di cuncepimentu di primu livellu ( ) chì vulete crià. Cliccate Next.
3. Verificate chì u Prughjettu Viotu hè sceltu. Cliccate dopu duie volte.
4. Sottu Famiglia, selezziunate Intel Agilex.
5. Sottu filtru Nome, scrivite u numeru di parte di u dispusitivu.
6. Sottu Dispositivi dispunibuli, selezziunà u dispusitivu apprupriati.
7. Cliccate Finish.

Generazione è cunfigurazione di l'IP EMIF

I seguenti passi illustranu cumu generà è cunfigurà l'IP EMIF. Questa guida crea una interfaccia DDR4, ma i passi sò simili per altri protokolli. (Questi passi seguitanu u flussu di u Catalogu IP (standalone); se sceglite di utilizà u flussu di u Platform Designer (sistema), invece, i passi sò simili.)

1. In a finestra di u Catalogu IP, selezziunate Interfacce di Memoria Esterna Intel Agilex FPGA IP. (Se a finestra di u Catalogu IP ùn hè micca visibile, selezziunate View ➤ Catalogu IP.)
2. In l'Editor di Parametri IP, furnisce un nome di entità per l'IP EMIF (u nome chì furnite quì diventa u file nome per l'IP) è specificate un repertoriu. Cliccate Crea.
3. L'editore di paràmetri hà parechje tabulazioni induve duvete cunfigurà i parametri per riflette a vostra implementazione EMIF.

Linee guida per l'editor di parametri EMIF Intel Agilex
Stu tema furnisce una guida d'altu livellu per a parametrizzazione di e tabulazioni in l'editore di paràmetri IP Intel Agilex EMIF.

Table 1. EMIF Parameter Editor Guidelines

Tabulazione Editor di paràmetri	Guidelines
Generale	Assicuratevi chì i seguenti parametri sò inseriti currettamente: • U gradu di vitezza per u dispusitivu. • A frequenza di u clock di memoria. • A frequenza di u clock di riferimentu PLL.
Memoria	• Fighjate à u fogliu di dati di u vostru dispusitivu di memoria à entre i paràmetri nant'à u Memoria tab. • Tu avissi dinù entre in un locu specifichi di u PIN ALERT #. (Si applica solu à u protocolu di memoria DDR4.)
Mem I/O	• Per investigazioni di prughjettu iniziale, pudete aduprà i paràmetri predeterminati nantu à u Mem I/O tab. • Per a validazione di cuncepimentu avanzata, duvete eseguisce a simulazione di bordu per derivà i paràmetri di terminazione ottimali.
I/O FPGA	• Per investigazioni di prughjettu iniziale, pudete aduprà i paràmetri predeterminati nantu à u I/O FPGA tab. • Per a validazione di cuncepimentu avanzata, duvete fà a simulazione di bordu cù mudelli IBIS assuciati per selezziunà i standard I / O appropritati.
Mem Timing	• Per investigazioni di prughjettu iniziale, pudete aduprà i paràmetri predeterminati nantu à u Mem Timing tab. • Per cunvalidazione di cuncepimentu avanzata, duvete entre paràmetri secondu a scheda di dati di u vostru dispositivu di memoria.
Controller	Definite i paràmetri di u controller secondu a cunfigurazione desiderata è u cumpurtamentu per u vostru controller di memoria.
Diagnostics	Pudete utilizà i paràmetri nantu à u Diagnostics tabulazione per aiutà à pruvà è debugging a vostra interfaccia di memoria.
Example Designs	U Example Designs tabulazione permette di generà un disignu example per a sintesi è per a simulazione. U disignu generatu example hè un sistema EMIF cumpletu custituitu da l'IP EMIF è un driver chì genera trafficu aleatoriu per validà l'interfaccia di memoria.

Per infurmazione dettagliata nantu à i paràmetri individuali, riferite à u capitulu appropritatu per u vostru protokollu di memoria in a Guida d'Usuariu Intel Agilex FPGA IP di Interfacce di Memoria Esterna.

Generazione di u disignu EMIF sintetizzabile Example

Per u kit di sviluppu Intel Agilex, hè abbastanza per lascià a maiò parte di i paràmetri IP Intel Agilex EMIF à i so valori predeterminati. Per generà u disignu sintetizzabile example, seguitate sti passi:

1. Nantu à l'Example Disegni, assicuratevi chì a casella Sintesi hè marcata.
   • Se implementate una interfaccia unica example design, cunfigurà l'IP EMIF è cliccate File➤ Salvà per salvà l'impostazione attuale in a variazione IP di l'utilizatore file ( .ip).
     • Se implementate un exampu disignu cù parechje interfacce, specifichi Number of IPs à u numeru desideratu di interfacce. Pudete vede u numeru tutale di ID EMIF cum'è u numeru di IPs sceltu. Segui questi passi per cunfigurà ogni interfaccia:
   •  Selezziunà u Cal-IP per specificà a cunnessione di l'interfaccia à l'IP Calibration.
   • Configurate l'IP EMIF in cunfurmità in tutti l'Editor di Parametri Tab.
   • Ritorna à Example Design è cliccate Capture nantu à l'ID EMIF desideratu.
   • Repetite i passi da a à c per tutti l'ID EMIF.
   • Pudete clicà u buttone Clear per sguassà i paràmetri catturati è ripetite u passu da a à c per fà cambiamenti à l'IP EMIF.
   • Cliccate File➤ Salvà per salvà l'impostazione attuale in a variazione IP di l'utilizatore file ( .ip).
2. Cliccate Generate Example Design in l'angulu superiore destra di a finestra.
3. Specificate un repertoriu per u disignu EMIF example è cliccate OK. Generazione di successu di u disignu EMIF example crea i seguenti filestabilitu sottu un repertoriu qii.
4. Cliccate File ➤ Esci per esce da a finestra IP Parameter Editor Pro. U sistema dumanda, I cambiamenti recenti ùn sò micca stati generati. Generate avà? Cliccate No per cuntinuà cù u prossimu flussu.
5. Per apre l'example design, cliccate File ➤ Aprite u Prughjettu, è navigate à u /ample_name>/qii/ed_synth.qpf è cliccate Open.
   Nota: Per infurmazione nantu à a compilazione è a prugrammazione di u disignu example, riferite à
   Cumpilazione è prugrammazione di Intel Agilex EMIF Design Example.

Figura 4. Generated Synthesizable Design Example File Struttura

Per infurmazione nantu à a custruzzione di un sistema cù duie o più interfacce di memoria esterna, riferite à Creazione di un Design Example cù Interfacce EMIF Multiple, in a Guida di l'Usuariu Intel Agilex FPGA IP di Interfacce di Memoria Esterna. Per infurmazione nantu à u debugging di parechje interfacce, riferite à Abilitazione di u Toolkit EMIF in un Disegnu Esistente, in a Guida di l'Usuariu Intel Agilex FPGA IP di Interfacce di Memoria Esterna.

Nota: Se ùn selezziunate micca a casella di verificazione Simulazione o Sintesi, u repertoriu di destinazione cuntene solu u disignu di Platform Designer files, chì ùn sò micca compilabili da u software Intel Quartus Prime direttamente, ma chì pudete view o edità in u Platform Designer. In questa situazione, pudete eseguisce i seguenti cumandamenti per generà sintesi è simulazione file sets.

• Per creà un prughjettu compilable, duvete eseguisce u quartus_sh -t make_qii_design.tclscript in u cartulare di destinazione.
• Per creà un prughjettu di simulazione, duvete eseguisce l'script quartus_sh -t make_sim_design.tcl in u cartulare di destinazione.

Nota: Se avete generatu un disignu example è poi fà cambiamenti in l'editore di paràmetri, duvete rigenerate u disignu example per vede i vostri cambiamenti implementati. U disignu novu generatu example ùn sovrascrive micca u disignu esistente example files.

Generazione di l'EMIF Design Example per a simulazione

Per u kit di sviluppu Intel Agilex, hè abbastanza per lascià a maiò parte di i paràmetri IP Intel Agilex EMIF à i so valori predeterminati. Per generà u disignu example per a simulazione, seguitate sti passi:

1. Nantu à l'Example Disegni tab, assicuratevi chì a casella di Simulazione hè marcata. Sceglite ancu u furmatu di simulazione HDL necessariu, o Verilog o VHDL.
2. Configurate l'IP EMIF è cliccate File ➤ Salvà per salvà l'impostazione attuale in a variazione IP di l'utilizatore file ( .ip).
3. Cliccate Generate Example Design in l'angulu superiore destra di a finestra.
4. Specificate un repertoriu per u disignu EMIF example è cliccate OK. Generazione di successu di u disignu EMIF example crea multiple file set per vari simulatori supportati, sottu un repertoriu sim/ed_sim.
5. Cliccate File ➤ Esci per esce da a finestra IP Parameter Editor Pro. U sistema dumanda, I cambiamenti recenti ùn sò micca stati generati. Generate avà? Cliccate No per cuntinuà cù u prossimu flussu.

Generated Simulation Design Example File Struttura

Nota: L'Interfacce di Memoria Esterna Intel Agilex FPGA IP attualmente supporta solu i simulatori VCS, ModelSim/QuestaSim è Xcelium. Un supportu supplementu di simulatore hè previstu in versioni future.

Nota: Se ùn selezziunate micca a casella di verificazione Simulazione o Sintesi, u repertoriu di destinazione cuntene solu u disignu di Platform Designer files, chì ùn sò micca compilabili da u software Intel Quartus Prime direttamente, ma chì pudete view o edità in u Platform Designer. In questa situazione, pudete eseguisce i seguenti cumandamenti per generà sintesi è simulazione file sets.

• Per creà un prughjettu compilable, duvete eseguisce l'script quartus_sh -t make_qii_design.tcl in u cartulare di destinazione.
• Per creà un prughjettu di simulazione, duvete eseguisce l'script quartus_sh -t make_sim_design.tcl in u cartulare di destinazione.

Nota: Se avete generatu un disignu example è poi fà cambiamenti in l'editore di paràmetri, duvete rigenerate u disignu example per vede i vostri cambiamenti implementati. U disignu novu generatu example ùn sovrascrive micca u disignu esistente example files.

Simulazione versus implementazione hardware
Per a simulazione di l'interfaccia di memoria esterna, pudete selezziunate saltà a calibrazione o a calibrazione completa in a tabulazione Diagnostics durante a generazione IP.

Modelli di simulazione EMIF
Questa tavula compara e caratteristiche di i mudelli di calibrazione di skip è di calibrazione cumpleta.

Table 2. Modelli di simulazione EMIF: Skip Calibration versus Full Calibration

Saltà a calibrazione	Calibrazione cumpleta
Simulazione à u livellu di u sistema cuncintratu nantu à a logica di l'utilizatori.	Simulazione di l'interfaccia di memoria cuncentrata nantu à a calibrazione.
I dettagli di calibrazione ùn sò micca catturati.	Cattura tutti i stages di calibrazione.
Hà capacità per almacenà è ricuperà dati.	Include leveling, per-bit deskew, etc.
Rappresenta efficienza precisa.
Ùn cunsidereghja micca u skew di bordu.

Simulazione RTL versus Implementazione Hardware
Questa tabella mette in risaltu e differenze chjave trà a simulazione EMIF è l'implementazione di hardware.

Tabella 3. Simulazione EMIF RTL versus Implementazione Hardware

Simulazione RTL	Implementazione di hardware
L'inizializazione è u codice di calibrazione Nios® eseguite in parallelu.	L'inizializazione di Nios è u codice di calibrazione eseguite sequentially.
Interfacce affirmanu cal_done signale simultaneamente in simulazione.	L'operazioni di Fitter determinanu l'ordine di calibrazione, è l'interfaccia ùn affirmanu cal_done simultaneamente.

Duvete eseguisce simulazioni RTL basate nantu à mudelli di trafficu per l'applicazione di u vostru disignu. Nota chì a simulazione RTL ùn modella micca i ritardi di traccia di PCB chì ponu causà una discrepanza in a latenza trà a simulazione RTL è l'implementazione di hardware.

 Simulazione di l'IP di l'interfaccia di memoria esterna cù ModelSim
Questa prucedura mostra cumu simulà u disignu EMIF example.

1. Lanciate u software Mentor Graphics * ModelSim è selezziunate File ➤ Cambia Directory. Navigate à u repertoriu sim/ed_sim/mentor in u disignu generatu exampu cartulare.
2. Verificate chì a finestra di Trascrizione hè visualizata in u fondu di u screnu. Se a finestra di Trascrizione ùn hè micca visibile, mostrala clicchendu View ➤ Trascrizione.
3. In a finestra di Trascrizione, eseguite a fonte msim_setup.tcl.
4. Dopu chì a fonte msim_setup.tcl finisci in esecuzione, eseguite ld_debug in a finestra di Trascrizione.
5. Dopu chì ld_debug finisci in esecuzione, verificate chì a finestra Oggetti hè visualizata. Se a finestra di l'Oggetti ùn hè micca visibile, mostrala clicchendu View ➤ Oggetti.
6. In a finestra di l'Oggetti, selezziunate i segnali chì vulete simule clicchendu u dirittu è selezziunate Add Wave.
7. Dopu avè finitu di selezziunate i signali per a simulazione, eseguite run -all in a finestra di Trascrizione. A simulazione corre finu à a fine.
8. Se a simulazione ùn hè micca visibile, cliccate View ➤ Onda.

Posizionamentu di Pin per Intel Agilex EMIF IP
Stu tema furnisce linee guida per u piazzamentu di pin.

Overview
I FPGA Intel Agilex anu a seguente struttura:

• Ogni dispusitivu cuntene sin'à 8 banche I/O.
• Ogni banca I/O contiene 2 banche I/O secondarie.
• Ogni banca sub-I/O cuntene 4 corsie.
• Ogni corsia cuntene 12 pin d'I/O generale (GPIO).

Linee generali di Pin
I seguenti sò linee guida generale di pin.

Nota: Per informazioni più dettagliate nantu à u pin, riferite à a sezione Intel Agilex FPGA EMIF IP Pin and Resource Planning in u capitulu specificu di u protokollu per u vostru protokollu di memoria esterna, in l'Interfaces di Memoria Esterna Intel Agilex FPGA IP User Guide.

• Assicuratevi chì i pin per una data interfaccia di memoria esterna residenu in a stessa fila I/O.
• L'interfacce chì copre parechje banche devenu risponde à i seguenti requisiti:
  •  I banche devenu esse adiacenti unu à l'altru. Per infurmazione nantu à i banche adiacenti, fate riferimentu à l'Architettura EMIF: I/O Bank tema in l'Interfacce di Memoria Esterna Intel Agilex FPGA IP User Guide.
•  Tutti l'indirizzu è u cumandamentu è i pins associati devenu risiede in una sola subbanca.
• L'indirizzu è u cumandamentu è i pin di dati ponu sparte un sub-bancu in e seguenti cundizioni:
  • L'indirizzu è u cumandamentu è i pin di dati ùn ponu micca sparte una corsia I / O.
  • Solu una strada I / O inutilizata in l'indirizzu è u bancu di cumanda pò cuntene pin di dati.

Table 4. General Pin Constraints

Tipu di signale	Custrizzione
Dati Strobe	Tutti i signali chì appartenenu à un gruppu DQ devenu risiede in a listessa corsia I/O.
Dati	I pin DQ cunnessi devenu risiede in a stessa corsia I/O. Per i protokolli chì ùn supportanu micca e linee di dati bidirezionali, i signali di lettura deve esse raggruppati separatamente da i signali di scrittura.
Indirizzu è Cumandamentu	I pins di l'indirizzu è di u cumandamentu devenu esse in locu predefiniti in un subbancu I/O.

Nota: Per informazioni più dettagliate nantu à u pin, riferite à a sezione Intel Agilex FPGA EMIF IP Pin and Resource Planning in u capitulu specificu di u protokollu per u vostru protokollu di memoria esterna, in l'Interfaces di Memoria Esterna Intel Agilex FPGA IP User Guide.

• Assicuratevi chì i pin per una data interfaccia di memoria esterna residenu in a stessa fila I/O.
• L'interfacce chì copre parechje banche devenu risponde à i seguenti requisiti:
  • I banche devenu esse adiacenti unu à l'altru. Per infurmazione nantu à i banche adiacenti, fate riferimentu à l'Architettura EMIF: I/O Bank tema in l'Interfacce di Memoria Esterna Intel Agilex FPGA IP User Guide.
• Tutti l'indirizzu è u cumandamentu è i pins associati devenu risiede in una sola subbanca.
• L'indirizzu è u cumandamentu è i pin di dati ponu sparte un sub-bancu in e seguenti cundizioni:
  • L'indirizzu è u cumandamentu è i pin di dati ùn ponu micca sparte una corsia I / O.
  • Solu una strada I / O inutilizata in l'indirizzu è u bancu di cumanda pò cuntene pin di dati.

Generazione di un Design Example cù l'opzione di cunfigurazione TG

U disignu EMIF generatu example include un bloccu generatore di trafficu (TG). Per automaticamente, u disignu example usa un bloccu TG simplice (altera_tg_avl) chì pò esse resettatu solu per rilancià un mudellu di trafficu codificato. Se necessariu, pudete sceglie di attivà un generatore di trafficu configurabile (TG2) invece. In u generatore di trafficu configurabile (TG2) (altera_tg_avl_2), pudete cunfigurà u mudellu di trafficu in tempu reale per mezu di i registri di cuntrollu - chì significa chì ùn avete micca bisognu di ricumpià u disignu per cambià o rilancià u mudellu di trafficu. Stu generatore di trafficu furnisce un cuntrollu fine di u tipu di trafficu chì manda nantu à l'interfaccia di cuntrollu EMIF. Inoltre, furnisce i registri di statutu chì cuntenenu informazioni dettagliate di fallimentu.

Abilitazione di u Generatore di Traffic in un Design Example

Pudete attivà u generatore di trafficu configurabile da a tabulazione Diagnostics in l'editore di paràmetri EMIF. Per attivà u generatore di trafficu configurabile, attivate Utilizà u generatore di trafficu configurable Avalon 2.0 in a tabulazione Diagnostics.

Figura 6.

• Pudete sceglie di disattivà u mudellu di trafficu predeterminatu stage o u trafficu cunfiguratu da l'utilizatori stage, ma duvete avè almenu una stage attivatu. Per infurmazione nantu à questi stages, riferite à u mudellu di trafficu predefinitu è ​​u mudellu di u trafficu cunfiguratu da l'utilizatori in a Guida d'utilizatore IP Intel Agilex FPGA di Interfacce di Memoria Esterna.
• U paràmetru di durata di a prova TG2 s'applica solu à u mudellu di trafficu predeterminatu. Pudete sceglie una durata di prova di corta, media o infinita.
• Pudete sceglie unu di dui valori per u paràmetru di Modu di l'interfaccia di cunfigurazione TG2:
  • JTAG: Permette l'usu di una GUI in a cunsola di u sistema. Per più infurmazione, fate riferimentu à l'interfaccia di cunfigurazione di u generatore di trafficu in l'Interface di memoria esterna Intel Agilex FPGA IP User Guide.
  • Esporta: Permette l'usu di a logica RTL persunalizata per cuntrullà u mudellu di trafficu.

Utilizendu u Design Example cù l'EMIF Debug Toolkit

Prima di lancià l'EMIF Debug Toolkit, assicuratevi chì avete cunfiguratu u vostru dispositivu cù una prugrammazione file chì hà l'EMIF Debug Toolkit attivatu. Per lancià u Toolkit di Debug EMIF, seguite questi passi:

1. In u software Intel Quartus Prime, apre a Consola di u Sistema scegliendu Strumenti ➤ Strumenti di Debugging di Sistema ➤ Console di Sistema.
2. [Saltate stu passu se u vostru prughjettu hè digià apertu in u software Intel Quartus Prime.] In a Console di Sistema, caricate l'ughjettu SRAM. file (.sof) cù quale avete programatu u tavulinu (cum'è discrittu in Prerequisites for Using the EMIF Debug Toolkit, in the External Memory Interfaces Intel Agilex FPGA IP User Guide).
3. Selezziunate istanze per debug.
4. Selezziunà EMIF Calibration Debug Toolkit per a debugging di calibrazione EMIF, cum'è descritta in Generating a Design Example cù l'opzione di debug di calibrazione. In alternativa, selezziunate EMIF TG Configuration Toolkit per u debugging di u generatore di trafficu, cum'è descrittu in Generating a Design Example cù l'opzione di cunfigurazione TG.
5. Cliccate Open Toolkit per apre u principale view di u Toolkit di Debug EMIF.
6. Se ci sò parechje istanze EMIF in u disignu programatu, selezziunate a colonna (percorsu à JTAG master) è l'ID di l'interfaccia di memoria di l'istanza EMIF per quale attivà u toolkit.
7. Cliccate Attiva l'interfaccia per permette à u toolkit di leghje i paràmetri di l'interfaccia è u statu di calibrazione.
8. Duvete debug una interfaccia à una volta; dunque, per cunnette à una altra interfaccia in u disignu, prima deve disattivà l'interfaccia attuale.

I seguenti sò example di i rapporti da u Toolkit di Debug di Calibrazione EMIF è u Toolkit di Configurazione EMIF TG:, rispettivamente.

Nota: Per i dettagli nantu à u debugging di calibrazione, riferite à Debugging with the External Memory Interface Debug Toolkit, in a External Memory Interfaces Intel Agilex FPGA User Guide.

Nota: Per i dettagli nantu à u debugging di u generatore di trafficu, fate riferimentu à l'Interfaccia d'Usuariu di Configurazione di u Generatore di Traffico, in a Guida di l'Usuariu Intel Agilex FPGA IP di Interfacce di Memoria Esterna.

Design Example Description per Interfacce di Memoria Esterna Intel Agilex FPGA IP

Quandu parametrizzate è generà u vostru IP EMIF, pudete specificà chì u sistema crea directory per a simulazione è a sintesi. file sets, è generà u file stabilisce automaticamente. Se selezziunate Simulazione o Sintesi sottu Esampu Design Files nantu à l'Example Designs tab, u sistema crea una simulazione cumpleta file set o una sintesi cumpleta file set, in cunfurmità cù a vostra scelta.

Disegnu di sintesi Example
U disignu di sintesi example cuntene i blocchi maiò mostrati in a figura sottu.

• Un generatore di trafficu, chì hè un Avalon®-MM sintetizzabile exampu driver chì implementa un mudellu pseudo-aleatoriu di leghje è scrive à un numeru parametrizzatu di indirizzi. U generatore di trafficu monitoreghja ancu e dati letti da a memoria per assicurà chì currisponde à i dati scritti è affirmate un fallimentu altrimenti.
• Un esempiu di l'interfaccia di memoria, chì include:
  • Un controller di memoria chì moderate trà l'interfaccia Avalon-MM è l'interfaccia AFI.
  • U PHY, chì serve com'è interfaccia trà u controller di memoria è i dispositi di memoria esterni per fà operazioni di lettura è scrittura.

Figura 7. Disegnu di sintesi Example

Nota: Se unu o più di i paràmetri di u Modu di Condivisione PLL, Modu di Condivisione DLL, o Modu di Condivisione OCT sò stabiliti à qualsiasi valore altru da No Sharing, u disignu di sintesi ex.ample cuntene dui generatori di trafficu / istanze di interfaccia di memoria. I dui generatori di trafficu / istanze di l'interfaccia di memoria sò ligati solu da e cunnessioni PLL / DLL / OCT cumu definite da i paràmetri di paràmetri. U generatore di trafficu / istanze di l'interfaccia di memoria dimustranu cumu pudete fà tali cunnessione in i vostri disinni.

Prughjettu di simulazione Example
U disignu di simulazione example cuntene i blocchi maiò mostrati in a figura seguente.

• Un esempiu di u disignu di sintesi example. Comu discrittu in a sezione precedente, u disignu di sintesi example cuntene un generatore di trafficu, cumpunente di calibrazione, è un esempiu di l'interfaccia di memoria. Questi blocchi sò predeterminati in mudelli di simulazione astratta induve hè adattatu per a simulazione rapida.
• Un mudellu di memoria, chì agisce cum'è un mudellu genericu chì aderisce à e specificazioni di u protocolu di memoria. Spessu, i venditori di memoria furnisce mudelli di simulazione per i so cumpunenti di memoria specifichi chì pudete scaricà da u so websiti.
• Un verificatore di statutu, chì monitorizza i signali di statutu da l'IP di l'interfaccia di memoria esterna è u generatore di trafficu, per signalà una cundizione generale di passa o fallimentu.

Figura 10. Simulation Design Example

Example Designs Interfaccia Tab
L'editore di paràmetri include un Example Disegni tabulazione chì permette di parametrizà è generà u vostru disignu examples.

Interfacce di memoria esterna Intel Agilex FPGA IP Design Example User Guide Archives

E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, l'IP anu un novu schema di versione IP. Se una versione di core IP ùn hè micca listata, a guida d'utilizatore per a versione di core IP precedente hè applicata.

Versione IP Core	Guida d'usu
2.4.0	Interfacce di memoria esterna Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0	Interfacce di memoria esterna Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0	Interfacce di memoria esterna Intel Agilex FPGA IP Design Example User Guide Archives
2.1.0	Interfacce di memoria esterna Intel Agilex FPGA IP Design Example User Guide Archives
19.3	Interfacce di memoria esterna Intel Agilex FPGA IP Design Example User Guide Archives

Storia di Revisione di Documenti per Interfacce di Memoria Esterna Intel Agilex FPGA IP Design Example Guide d'utilisation

Versione di documentu	Version Intel Quartus Prime	Versione IP	Cambiamenti
2021.06.21	21.2	2.4.2	In u Design Example Quick Start capitulu: • Aggiuntu una nota à u Cumpilazione è prugrammazione di Intel Agilex EMIF Design Example tema. • Modificatu u titulu di u Generazione di un Design Example cù l'opzione di debug di calibrazione tema. • Aggiuntu u Generazione di un Design Example cù l'opzione di cunfigurazione TG è Abilitazione di u Generatore di Traffic in un Design Example temi. • Passi mudificati 2, 3 è 4, aghjurnà parechji figuri, è aghjunghje una nota, in u Utilizendu u Design Example cù l'EMIF Debug Toolkit tema.
2021.03.29	21.1	2.4.0	In u Design Example Quick Start capitulu: • Aggiuntu una nota à u Generazione di u disignu EMIF sintetizzabile Example è Generazione di l'EMIF Design Example per a simulazione temi. • Updated u File Schema di struttura in u Generazione di l'EMIF Design Example per a simulazione tema.
2020.12.14	20.4	2.3.0	In u Design Example Quick Start Capitulu, hà fattu i seguenti cambiamenti: • Updated u Generazione di u disignu EMIF sintetizzabile Example tema per include disinni multi-EMIF. • Updated a figura per u passu 3, in u Generazione di l'EMIF Design Example per a simulazione tema.
2020.10.05	20.3	2.3.0	In u Design Example Guide Quick Start Capitulu, hà fattu i seguenti cambiamenti: • In Crià un Prughjettu EMIF, aghjurnatu l'imaghjini in u passu 6. • In Generazione di u disignu EMIF sintetizzabile Example, aghjurnatu a figura in u passu 3. • In Generazione di l'EMIF Design Example per a simulazione, aghjurnatu a figura in u passu 3. • In Simulazione versus implementazione hardware, currettu un minuri typo in a seconda tavula. • In Utilizendu u Design Example cù l'EMIF Debug Toolkit, mudificatu u passu 6, aghjustatu i passi 7 è 8.
cuntinuò…

Versione di documentu	Version Intel Quartus Prime	Versione IP	Cambiamenti
2020.04.13	20.1	2.1.0	• In u À propositu capitulu, mudificatu a tavula in u L'infurmazione di liberazione tema. • In u Design Example Guide Quick Start capitulu: - Passu mudificatu 7 è l'imaghjini assuciati, in u Generazione di u disignu EMIF sintetizzabile Example tema. - Modificatu u Generazione di u Design Example cù l'opzione Debug tema. - Modificatu u Utilizendu u Design Example cù l'EMIF Debug Toolkit tema.
2019.12.16	19.4	2.0.0	• In u Design Example Quick Start capitulu: - Aghjurnatu l'illustrazione in u passu 6 di u Crià un Prughjettu EMIF tema. - Aghjurnatu l'illustrazione in u passu 4 di u Generazione di u disignu EMIF sintetizzabile Example tema. - Aghjurnatu l'illustrazione in u passu 4 di u Generazione di l'EMIF Design Example per a simulazione tema. - Modificatu u passu 5 in u Generazione di l'EMIF Design Example per a simulazione tema. - Modificatu u Linee generali di Pin è Banche adiacenti sezzioni di u Posizionamentu di Pin per Intel Agilex EMIF IP tema.
2019.10.18	19.3		• In u Crià un Prughjettu EMIF tema, aghjurnatu l'imaghjini cù u puntu 6. • In u Generazione è cunfigurazione di l'IP EMIF tema, aghjurnatu a figura cù u passu 1. • In a tavula in u Linee guida per l'editor di parametri EMIF Intel Agilex tema, hà cambiatu a descrizzione per u Cunsigliu tab. • In u Generazione di u disignu EMIF sintetizzabile Example è Generazione di l'EMIF Design Example per a simulazione temi, aghjurnatu l'imaghjini in u passu 3 di ogni tema. • In u Generazione di l'EMIF Design Example per a simulazione tema, aghjurnatu u Generated Simulation Design Example File Struttura figura è mudificatu a nota dopu à a figura. • In u Generazione di u disignu EMIF sintetizzabile Example tema, aghjustatu un passu è una figura per parechje interfacce.
2019.07.31	19.2	1.2.0	• Aggiuntu Circa l'Interfacce di Memoria Esterna Intel Agilex FPGA IP capitulu è Rilascia Information. • Date aghjurnata è numeri di versione. • Migliuramentu minore à u Disegnu di sintesi Example figura in u Disegnu di sintesi Example tema.
2019.04.02	19.1		• Liberazione iniziale.

Storia di Revisione di Documenti per Interfacce di Memoria Esterna Intel Agilex FPGA IP Design Example Guide d'utilisation

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Referenze

• Manuale d'usu