UG-20219 बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP डिजाइन पूर्वample

बाह्य मेमोरी इन्टरफेसको बारेमा Intel® Agilexâ ¢ FPGA IP

सूचना जारी गर्नुहोस्

IP संस्करणहरू v19.1 सम्म Intel® Quartus® प्राइम डिजाइन सुइट सफ्टवेयर संस्करणहरू जस्तै छन्। Intel Quartus प्राइम डिजाइन सुइट सफ्टवेयर संस्करण 19.2 वा पछिको, IP कोरहरूमा नयाँ IP संस्करण योजना छ। IP संस्करण योजना (XYZ) नम्बर एक सफ्टवेयर संस्करणबाट अर्कोमा परिवर्तन हुन्छ। मा परिवर्तन:

• X ले IP को एक प्रमुख संशोधन संकेत गर्दछ। यदि तपाईंले आफ्नो Intel Quartus प्राइम सफ्टवेयर अपडेट गर्नुभयो भने, तपाईंले IP पुन: उत्पन्न गर्नुपर्छ।
• Y ले आईपीले नयाँ सुविधाहरू समावेश गरेको संकेत गर्छ। यी नयाँ सुविधाहरू समावेश गर्न आफ्नो IP पुन: उत्पन्न गर्नुहोस्।
• Z ले संकेत गर्दछ कि IP मा साना परिवर्तनहरू समावेश छन्। यी परिवर्तनहरू समावेश गर्न आफ्नो IP पुन: उत्पन्न गर्नुहोस्।
  

  वस्तु	विवरण
  आईपी ​​संस्करण	2.4.2
  इंटेल क्वार्टस प्राइम	21.2
  रिलीज मिति	2021.06.21

डिजाइन पूर्वampबाह्य मेमोरी इन्टरफेस Intel Agilex™ FPGA IP को लागि द्रुत सुरुवात गाइड

एक स्वचालित डिजाइन पूर्वample प्रवाह Intel Agilex™ बाह्य मेमोरी इन्टरफेसहरूको लागि उपलब्ध छ। उत्पन्न पूर्वampपूर्व मा ले डिजाइन बटनampले डिजाइन ट्याबले तपाइँलाई संश्लेषण र सिमुलेशन डिजाइन पूर्व निर्दिष्ट गर्न र उत्पन्न गर्न अनुमति दिन्छample file सेट गर्दछ जुन तपाइँ तपाइँको EMIF आईपी प्रमाणित गर्न प्रयोग गर्न सक्नुहुन्छ। तपाईं पूर्व डिजाइन उत्पन्न गर्न सक्नुहुन्छample जुन Intel FPGA विकास किटसँग मेल खान्छ, वा तपाईंले उत्पन्न गर्ने कुनै पनि EMIF IP को लागि। तपाईं पूर्व डिजाइन प्रयोग गर्न सक्नुहुन्छampतपाईंको मूल्याङ्कनलाई सहयोग गर्न, वा तपाईंको आफ्नै प्रणालीको लागि सुरूवात बिन्दुको रूपमा।

सामान्य डिजाइन पूर्वampले कार्यप्रवाह

EMIF परियोजना सिर्जना गर्दै

इन्टेल क्वार्टस प्राइम सफ्टवेयर संस्करण 17.1 र पछिको लागि, तपाईंले EMIF आईपी र डिजाइन पूर्व सिर्जना गर्नु अघि एक Intel Quartus प्राइम प्रोजेक्ट सिर्जना गर्नुपर्छ।ample।

1. Intel Quartus प्राइम सफ्टवेयर लन्च गर्नुहोस् र चयन गर्नुहोस् File ➤ नयाँ परियोजना विजार्ड। अर्को क्लिक गर्नुहोस्। डिजाइन पूर्वampबाह्य मेमोरी इन्टरफेस Intel Agilex™ FPGA IP को लागि द्रुत सुरुवात गाइड
2. निर्देशिका निर्दिष्ट गर्नुहोस् ( ), इंटेल क्वार्टस प्राइम परियोजनाको लागि नाम ( ), र एक शीर्ष-स्तर डिजाइन इकाई नाम ( ) जुन तपाइँ सिर्जना गर्न चाहानुहुन्छ। अर्को क्लिक गर्नुहोस्।
3. प्रमाणित गर्नुहोस् कि खाली परियोजना चयन गरिएको छ। अर्को दुई पटक क्लिक गर्नुहोस्।
4. परिवार अन्तर्गत, Intel Agilex चयन गर्नुहोस्।
5. नाम फिल्टर अन्तर्गत, उपकरण भाग नम्बर टाइप गर्नुहोस्।
6. उपलब्ध उपकरणहरू अन्तर्गत, उपयुक्त उपकरण चयन गर्नुहोस्।
7. समाप्त क्लिक गर्नुहोस्।

EMIF आईपी उत्पन्न र कन्फिगर गर्दै

निम्न चरणहरूले EMIF IP कसरी उत्पन्न र कन्फिगर गर्ने भनेर वर्णन गर्दछ। यो वाकथ्रुले DDR4 इन्टरफेस सिर्जना गर्दछ, तर चरणहरू अन्य प्रोटोकलहरूको लागि समान छन्। (यी चरणहरूले आईपी क्याटलग (स्ट्यान्डअलोन) प्रवाहलाई पछ्याउनुहोस्; यदि तपाईंले प्लेटफर्म डिजाइनर (प्रणाली) प्रवाहको सट्टा प्रयोग गर्ने छनौट गर्नुभयो भने, चरणहरू समान छन्।)

1. आईपी ​​क्याटलग विन्डोमा, बाह्य मेमोरी इन्टरफेस इंटेल एजिलेक्स एफपीजीए आईपी चयन गर्नुहोस्। (यदि आईपी क्याटलग विन्डो देखिएन भने, चयन गर्नुहोस् View ➤ आईपी क्याटलग।)
2. IP प्यारामिटर सम्पादकमा, EMIF IP को लागि एक संस्थाको नाम प्रदान गर्नुहोस् (तपाईले यहाँ प्रदान गर्नुभएको नाम file IP को लागि नाम) र डाइरेक्टरी निर्दिष्ट गर्नुहोस्। सिर्जना गर्नुहोस् क्लिक गर्नुहोस्।
3. प्यारामिटर सम्पादकसँग धेरै ट्याबहरू छन् जहाँ तपाईंले आफ्नो EMIF कार्यान्वयन प्रतिबिम्बित गर्न प्यारामिटरहरू कन्फिगर गर्नुपर्छ।

Intel Agilex EMIF प्यारामिटर सम्पादक दिशानिर्देशहरू
यो विषयले Intel Agilex EMIF IP प्यारामिटर सम्पादकमा ट्याबहरू प्यारामिटराइज गर्नको लागि उच्च-स्तर मार्गदर्शन प्रदान गर्दछ।

तालिका 1. EMIF प्यारामिटर सम्पादक दिशानिर्देशहरू

प्यारामिटर सम्पादक ट्याब	दिशानिर्देशहरू
सामान्य	सुनिश्चित गर्नुहोस् कि निम्न प्यारामिटरहरू सही रूपमा प्रविष्ट गरिएको छ: • यन्त्रको लागि गति ग्रेड। • मेमोरी घडी आवृत्ति। • PLL सन्दर्भ घडी आवृत्ति।
मेमोरी	• मा प्यारामिटरहरू प्रविष्ट गर्न तपाईंको मेमोरी उपकरणको लागि डाटा पानालाई सन्दर्भ गर्नुहोस् मेमोरी ट्याब। • तपाईंले ALERT# पिनको लागि एक विशेष स्थान पनि प्रविष्ट गर्नुपर्छ। (DDR4 मेमोरी प्रोटोकलमा मात्र लागू हुन्छ।)
मेम I/O	• प्रारम्भिक परियोजना अनुसन्धानका लागि, तपाईंले पूर्वनिर्धारित सेटिङहरू प्रयोग गर्न सक्नुहुन्छ मेम I/O ट्याब। • उन्नत डिजाइन प्रमाणीकरणको लागि, तपाईंले इष्टतम समाप्ति सेटिङहरू प्राप्त गर्न बोर्ड सिमुलेशन प्रदर्शन गर्नुपर्छ।
FPGA I/O	• प्रारम्भिक परियोजना अनुसन्धानका लागि, तपाईंले पूर्वनिर्धारित सेटिङहरू प्रयोग गर्न सक्नुहुन्छ FPGA I/O ट्याब। • उन्नत डिजाइन प्रमाणीकरणको लागि, तपाईंले उपयुक्त I/O मानकहरू चयन गर्न सम्बन्धित IBIS मोडेलहरूसँग बोर्ड सिमुलेशन प्रदर्शन गर्नुपर्छ।
मेम समय	• प्रारम्भिक परियोजना अनुसन्धानका लागि, तपाईंले पूर्वनिर्धारित सेटिङहरू प्रयोग गर्न सक्नुहुन्छ मेम समय ट्याब। • उन्नत डिजाइन प्रमाणीकरणको लागि, तपाईंले आफ्नो मेमोरी यन्त्रको डेटा पाना अनुसार प्यारामिटरहरू प्रविष्ट गर्नुपर्छ।
नियन्त्रक	तपाईंको मेमोरी नियन्त्रकको लागि इच्छित कन्फिगरेसन र व्यवहार अनुसार नियन्त्रक प्यारामिटरहरू सेट गर्नुहोस्।
निदान	तपाईं मा प्यारामिटरहरू प्रयोग गर्न सक्नुहुन्छ निदान तपाईंको मेमोरी इन्टरफेस परीक्षण र डिबग गर्न मद्दत गर्न ट्याब।
Exampले डिजाइनहरू	द Exampले डिजाइनहरू ट्याबले तपाईंलाई डिजाइन पूर्व उत्पन्न गर्न दिन्छampसंश्लेषण र सिमुलेशन को लागी। उत्पन्न डिजाइन पूर्वample एक पूर्ण EMIF प्रणाली हो जसमा EMIF IP र ड्राइभर हुन्छ जसले मेमोरी इन्टरफेसलाई मान्य गर्न अनियमित ट्राफिक उत्पन्न गर्दछ।

व्यक्तिगत प्यारामिटरहरूमा विस्तृत जानकारीको लागि, बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP प्रयोगकर्ता गाइडमा तपाईंको मेमोरी प्रोटोकलको लागि उपयुक्त अध्यायलाई सन्दर्भ गर्नुहोस्।

सिन्थेसाइजेबल EMIF डिजाइन उत्पन्न गर्दै पूर्वample

Intel Agilex विकास किटको लागि, धेरै जसो Intel Agilex EMIF IP सेटिङहरूलाई तिनीहरूको पूर्वनिर्धारित मानहरूमा छोड्न पर्याप्त छ। संश्लेषण योग्य डिजाइन उत्पन्न गर्न पूर्वample, यी चरणहरू पालना गर्नुहोस्:

1. पूर्व माampले डिजाइन ट्याबमा, सिन्थेसिस बाकस जाँच गरिएको छ भनी सुनिश्चित गर्नुहोस्।
   • यदि तपाइँ एकल इन्टरफेस कार्यान्वयन गर्दै हुनुहुन्छ भने पूर्वampले डिजाइन, EMIF आईपी कन्फिगर गर्नुहोस् र क्लिक गर्नुहोस् File➤ प्रयोगकर्ता आईपी भिन्नतामा हालको सेटिङ बचत गर्न बचत गर्नुहोस् file ( .ip)।
     • यदि तपाइँ एक पूर्व कार्यान्वयन गर्दै हुनुहुन्छampधेरै इन्टरफेसहरूसँग डिजाइन गर्नुहोस्, इन्टरफेसहरूको इच्छित संख्यामा आईपीहरूको संख्या निर्दिष्ट गर्नुहोस्। तपाईले EMIF ID को कुल संख्या आईपीहरूको चयन गरिएको संख्या जस्तै देख्न सक्नुहुन्छ। प्रत्येक इन्टरफेस कन्फिगर गर्न यी चरणहरू पालना गर्नुहोस्:
   •  क्यालिब्रेसन आईपीमा इन्टरफेसको जडान निर्दिष्ट गर्न Cal-IP चयन गर्नुहोस्।
   • सबै प्यारामिटर सम्पादक ट्याबमा तदनुसार EMIF IP कन्फिगर गर्नुहोस्।
   • पूर्व मा फर्कनुहोस्ampले डिजाइन ट्याबमा क्लिक गर्नुहोस् र इच्छित EMIF ID मा क्याप्चर गर्नुहोस्।
   • सबै EMIF ID को लागि चरण a देखि c दोहोर्याउनुहोस्।
   • तपाईंले क्याप्चर गरिएका प्यारामिटरहरू हटाउन क्लियर बटनमा क्लिक गर्न सक्नुहुन्छ र EMIF IP मा परिवर्तनहरू गर्न चरण a देखि c दोहोर्याउन सक्नुहुन्छ।
   • क्लिक गर्नुहोस् File➤ प्रयोगकर्ता आईपी भिन्नतामा हालको सेटिङ बचत गर्न बचत गर्नुहोस् file ( .ip)।
2. क्लिक गर्नुहोस् पूर्व उत्पन्न गर्नुहोस्ampविन्डोको माथिल्लो दायाँ कुनामा ले डिजाइन गर्नुहोस्।
3. EMIF डिजाइन पूर्वको लागि निर्देशिका निर्दिष्ट गर्नुहोस्ample र OK मा क्लिक गर्नुहोस्। EMIF डिजाइनको सफल पुस्ता पूर्वample निम्न सिर्जना गर्दछ fileqii डाइरेक्टरी अन्तर्गत सेट गर्नुहोस्।
4. क्लिक गर्नुहोस् File ➤ IP प्यारामिटर सम्पादक प्रो विन्डोबाट बाहिर निस्कनुहोस्। प्रणाली प्रम्प्ट गर्दछ, भर्खरका परिवर्तनहरू उत्पन्न गरिएको छैन। अब उत्पन्न गर्ने? अर्को प्रवाह जारी राख्नको लागि होइन मा क्लिक गर्नुहोस्।
5. पूर्व खोल्नampडिजाइन, क्लिक गर्नुहोस् File ➤ परियोजना खोल्नुहोस्, र नेभिगेट गर्नुहोस् /ample_name>/qii/ed_synth.qpf र खोल्नुहोस् क्लिक गर्नुहोस्।
   नोट: डिजाइन कम्पाइलिङ र प्रोग्रामिङ बारे जानकारीको लागि पूर्वample, सन्दर्भ गर्नुहोस्
   Intel Agilex EMIF Design Ex को कम्पाइलिङ र प्रोग्रामिङample।

चित्र 4. उत्पन्न सिन्थेसाइजेबल डिजाइन पूर्वample File संरचना

दुई वा बढी बाह्य मेमोरी इन्टरफेसहरूसँग प्रणाली निर्माण गर्ने बारे जानकारीको लागि, डिजाइन पूर्व सिर्जना गर्न सन्दर्भ गर्नुहोस्ampबाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP प्रयोगकर्ता गाइडमा बहु EMIF इन्टरफेसहरूसँग। धेरै इन्टरफेसहरू डिबग गर्ने बारे जानकारीको लागि, बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP प्रयोगकर्ता गाइडमा अवस्थित डिजाइनमा EMIF टुलकिट सक्षम गर्ने सन्दर्भ गर्नुहोस्।

नोट: यदि तपाईंले सिमुलेशन वा सिन्थेसिस जाँच बाकस चयन गर्नुभएन भने, गन्तव्य डाइरेक्टरीले प्लेटफर्म डिजाइनर डिजाइन मात्र समावेश गर्दछ। files, जुन इन्टेल क्वार्टस प्राइम सफ्टवेयर द्वारा सीधा कम्पाइल गर्न मिल्दैन, तर जुन तपाईं सक्नुहुन्छ view वा प्लेटफर्म डिजाइनरमा सम्पादन गर्नुहोस्। यस अवस्थामा तपाइँ संश्लेषण र सिमुलेशन उत्पन्न गर्न निम्न आदेशहरू चलाउन सक्नुहुन्छ file सेटहरू।

• कम्पाइल योग्य परियोजना सिर्जना गर्न, तपाईंले गन्तव्य डाइरेक्टरीमा quartus_sh -t make_qii_design.tclscript चलाउनु पर्छ।
• सिमुलेशन परियोजना सिर्जना गर्न, तपाईंले गन्तव्य डाइरेक्टरीमा quartus_sh -t make_sim_design.tcl स्क्रिप्ट चलाउनु पर्छ।

नोट: यदि तपाईंले पूर्व डिजाइन उत्पन्न गर्नुभयो भनेample र त्यसपछि प्यारामिटर सम्पादकमा यसलाई परिवर्तन गर्नुहोस्, तपाईंले डिजाइन पूर्व पुन: उत्पन्न गर्नुपर्छampतपाईंको परिवर्तनहरू लागू भएको हेर्न। नयाँ उत्पन्न डिजाइन पूर्वample ले अवस्थित डिजाइन पूर्वलाई अधिलेखन गर्दैनample files.

EMIF डिजाइन उत्पन्न गर्दै पूर्वampअनुकरण को लागी

Intel Agilex विकास किटको लागि, धेरै जसो Intel Agilex EMIF IP सेटिङहरूलाई तिनीहरूको पूर्वनिर्धारित मानहरूमा छोड्न पर्याप्त छ। डिजाइन उत्पन्न गर्न पूर्वampअनुकरणको लागि, यी चरणहरू पालना गर्नुहोस्:

1. पूर्व माampले डिजाइन ट्याबमा, सिमुलेशन बाकस जाँच गरिएको छ भनी सुनिश्चित गर्नुहोस्। साथै आवश्यक सिमुलेशन HDL ढाँचा छनौट गर्नुहोस्, या त Verilog वा VHDL।
2. EMIF IP कन्फिगर गर्नुहोस् र क्लिक गर्नुहोस् File ➤ प्रयोगकर्ता आईपी भिन्नतामा हालको सेटिङ बचत गर्न बचत गर्नुहोस् file ( .ip)।
3. क्लिक गर्नुहोस् पूर्व उत्पन्न गर्नुहोस्ampविन्डोको माथिल्लो दायाँ कुनामा ले डिजाइन गर्नुहोस्।
4. EMIF डिजाइन पूर्वको लागि निर्देशिका निर्दिष्ट गर्नुहोस्ample र OK मा क्लिक गर्नुहोस्। EMIF डिजाइनको सफल पुस्ता पूर्वampले बहु सिर्जना गर्दछ file sim/ed_sim डाइरेक्टरी अन्तर्गत विभिन्न समर्थित सिमुलेटरहरूको लागि सेटहरू।
5. क्लिक गर्नुहोस् File ➤ IP प्यारामिटर सम्पादक प्रो विन्डोबाट बाहिर निस्कनुहोस्। प्रणाली प्रम्प्ट गर्दछ, भर्खरका परिवर्तनहरू उत्पन्न गरिएको छैन। अब उत्पन्न गर्ने? अर्को प्रवाह जारी राख्नको लागि होइन मा क्लिक गर्नुहोस्।

उत्पन्न सिमुलेशन डिजाइन पूर्वample File संरचना

नोट: बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP ले हाल VCS, ModelSim/QuestaSim, र Xcelium सिमुलेटरहरूलाई मात्र समर्थन गर्दछ। अतिरिक्त सिम्युलेटर समर्थन भविष्य विज्ञप्तिमा योजना गरिएको छ।

नोट: यदि तपाईंले सिमुलेशन वा सिन्थेसिस जाँच बाकस चयन गर्नुभएन भने, गन्तव्य डाइरेक्टरीले प्लेटफर्म डिजाइनर डिजाइन मात्र समावेश गर्दछ। files, जुन इन्टेल क्वार्टस प्राइम सफ्टवेयर द्वारा सीधा कम्पाइल गर्न मिल्दैन, तर जुन तपाईं सक्नुहुन्छ view वा प्लेटफर्म डिजाइनरमा सम्पादन गर्नुहोस्। यस अवस्थामा तपाइँ संश्लेषण र सिमुलेशन उत्पन्न गर्न निम्न आदेशहरू चलाउन सक्नुहुन्छ file सेटहरू।

• कम्पाइल योग्य परियोजना सिर्जना गर्न, तपाईंले गन्तव्य डाइरेक्टरीमा quartus_sh -t make_qii_design.tcl स्क्रिप्ट चलाउनु पर्छ।
• सिमुलेशन परियोजना सिर्जना गर्न, तपाईंले गन्तव्य डाइरेक्टरीमा quartus_sh -t make_sim_design.tcl स्क्रिप्ट चलाउनु पर्छ।

नोट: यदि तपाईंले पूर्व डिजाइन उत्पन्न गर्नुभयो भनेample र त्यसपछि प्यारामिटर सम्पादकमा यसलाई परिवर्तन गर्नुहोस्, तपाईंले डिजाइन पूर्व पुन: उत्पन्न गर्नुपर्छampतपाईंको परिवर्तनहरू लागू भएको हेर्न। नयाँ उत्पन्न डिजाइन पूर्वample ले अवस्थित डिजाइन पूर्वलाई अधिलेखन गर्दैनample files.

सिमुलेशन बनाम हार्डवेयर कार्यान्वयन
बाह्य मेमोरी इन्टरफेस सिमुलेशनको लागि, तपाईंले आईपी उत्पादनको क्रममा डायग्नोस्टिक्स ट्याबमा क्यालिब्रेसन छोड्नुहोस् वा पूर्ण क्यालिब्रेसन चयन गर्न सक्नुहुन्छ।

EMIF सिमुलेशन मोडेलहरू
यो तालिकाले स्किप क्यालिब्रेसन र पूर्ण क्यालिब्रेसन मोडेलहरूको विशेषताहरू तुलना गर्दछ।

तालिका 2. EMIF सिमुलेशन मोडेलहरू: पूर्ण क्यालिब्रेसन बनाम क्यालिब्रेसन छोड्नुहोस्

क्यालिब्रेसन छोड्नुहोस्	पूर्ण क्यालिब्रेसन
प्रयोगकर्ता तर्कमा केन्द्रित प्रणाली-स्तर सिमुलेशन।	क्यालिब्रेसनमा फोकस गर्दै मेमोरी इन्टरफेस सिमुलेशन।
क्यालिब्रेसनको विवरणहरू क्याप्चर गरिएको छैन।	सबै s कब्जाtagक्यालिब्रेसन को es।
डाटा भण्डारण र पुन: प्राप्त गर्ने क्षमता छ।	लेभलिङ, प्रति-बिट डेस्क्यू, आदि समावेश गर्दछ।
सही दक्षता प्रतिनिधित्व गर्दछ।
बोर्ड स्क्यूलाई विचार गर्दैन।

RTL सिमुलेशन बनाम हार्डवेयर कार्यान्वयन
यो तालिकाले EMIF सिमुलेशन र हार्डवेयर कार्यान्वयन बीचको मुख्य भिन्नताहरू हाइलाइट गर्दछ।

तालिका 3. EMIF RTL सिमुलेशन बनाम हार्डवेयर कार्यान्वयन

RTL सिमुलेशन	हार्डवेयर कार्यान्वयन
Nios® प्रारम्भिकरण र क्यालिब्रेसन कोड समानान्तरमा कार्यान्वयन।	Nios प्रारम्भ र क्यालिब्रेसन कोड क्रमिक रूपमा कार्यान्वयन।
इन्टरफेसहरूले सिमुलेशनमा एकै साथ cal_done संकेतलाई जोड दिन्छ।	फिटर अपरेसनहरूले क्यालिब्रेसनको क्रम निर्धारण गर्दछ, र इन्टरफेसहरूले एकैसाथ cal_done लाई दाबी गर्दैनन्।

तपाईंले आफ्नो डिजाइनको अनुप्रयोगको लागि ट्राफिक ढाँचाहरूमा आधारित RTL सिमुलेशनहरू चलाउनु पर्छ। नोट गर्नुहोस् कि RTL सिमुलेशनले PCB ट्रेस ढिलाइलाई मोडल गर्दैन जसले RTL सिमुलेशन र हार्डवेयर कार्यान्वयन बीचको विलम्बतामा भिन्नता ल्याउन सक्छ।

 मोडलसिमको साथ बाह्य मेमोरी इन्टरफेस आईपी सिमुलेट गर्दै
यो प्रक्रियाले कसरी EMIF डिजाइन पूर्व अनुकरण गर्ने देखाउँछample।

1. Mentor Graphics* ModelSim सफ्टवेयर लन्च गर्नुहोस् र चयन गर्नुहोस् File ➤ डाइरेक्टरी परिवर्तन गर्नुहोस्। उत्पन्न डिजाइन पूर्व भित्र sim/ed_sim/mentor डाइरेक्टरीमा नेभिगेट गर्नुहोस्ampले फोल्डर।
2. प्रमाणित गर्नुहोस् कि ट्रान्सक्रिप्ट विन्डो स्क्रिनको तल प्रदर्शित छ। यदि ट्रान्सक्रिप्ट सञ्झ्याल देखिएन भने, यसलाई क्लिक गरेर प्रदर्शन गर्नुहोस् View ➤ ट्रान्सक्रिप्ट।
3. ट्रान्सक्रिप्ट विन्डोमा, स्रोत msim_setup.tcl चलाउनुहोस्।
4. स्रोत msim_setup.tcl चलिसकेपछि, ट्रान्सक्रिप्ट विन्डोमा ld_debug चलाउनुहोस्।
5. ld_debug चलिरहेको समाप्त भएपछि, वस्तु सञ्झ्याल प्रदर्शित भएको प्रमाणित गर्नुहोस्। यदि वस्तु सञ्झ्याल देखिएन भने, यसलाई क्लिक गरेर प्रदर्शन गर्नुहोस् View ➤ वस्तुहरू।
6. वस्तुहरू सञ्झ्यालमा, तपाईंले दायाँ-क्लिक गरेर र Add Wave चयन गरेर सिमुलेट गर्न चाहनुभएको संकेतहरू चयन गर्नुहोस्।
7. तपाईंले सिमुलेशनका लागि संकेतहरू चयन गरिसकेपछि, ट्रान्सक्रिप्ट सञ्झ्यालमा रन-अल कार्यान्वयन गर्नुहोस्। सिमुलेशन पूरा नभएसम्म चल्छ।
8. यदि सिमुलेशन देखिएन भने, क्लिक गर्नुहोस् View ➤ लहर।

Intel Agilex EMIF IP को लागि पिन प्लेसमेन्ट
यो विषयले पिन प्लेसमेन्टको लागि दिशानिर्देशहरू प्रदान गर्दछ।

माथिview
Intel Agilex FPGAs को निम्न संरचना छ:

• प्रत्येक उपकरणमा 8 I/O बैंकहरू सम्म छन्।
• प्रत्येक I/O बैंकमा 2 sub-I/O बैंकहरू छन्।
• प्रत्येक उप-I/O बैंकले 4 लेनहरू समावेश गर्दछ।
• प्रत्येक लेनमा 12 सामान्य-उद्देश्य I/O (GPIO) पिनहरू छन्।

सामान्य पिन दिशानिर्देशहरू
निम्न सामान्य पिन दिशानिर्देशहरू छन्।

नोट: थप विस्तृत पिन जानकारीको लागि, बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP प्रयोगकर्ता गाइडमा, तपाईंको बाह्य मेमोरी प्रोटोकलको लागि प्रोटोकल-विशिष्ट अध्यायमा Intel Agilex FPGA EMIF IP पिन र संसाधन योजना खण्ड हेर्नुहोस्।

• निश्चित गर्नुहोस् कि दिइएको बाह्य मेमोरी इन्टरफेसका लागि पिनहरू समान I/O पङ्क्ति भित्र छन्।
• धेरै बैंकहरू फैलाउने इन्टरफेसहरूले निम्न आवश्यकताहरू पूरा गर्नुपर्छ:
  •  बैंकहरू एकअर्काको छेउमा हुनुपर्छ। छेउछाउका बैंकहरू बारे जानकारीको लागि, बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP प्रयोगकर्ता गाइडमा EMIF आर्किटेक्चर: I/O बैंक विषय हेर्नुहोस्।
•  सबै ठेगाना र आदेश र सम्बन्धित पिनहरू एउटै सबबैंक भित्र रहनु पर्छ।
• ठेगाना र कमाण्ड र डाटा पिनहरूले निम्न सर्तहरूमा सब-बैंक साझेदारी गर्न सक्छन्:
  • ठेगाना र आदेश र डाटा पिनहरूले I/O लेन साझेदारी गर्न सक्दैन।
  • ठेगाना र कमाण्ड बैंकमा प्रयोग नगरिएको I/O लेनमा मात्र डाटा पिन समावेश हुन सक्छ।

तालिका ४. सामान्य पिन अवरोधहरू

सिग्नल प्रकार	बाधा
डाटा स्ट्रोब	DQ समूहसँग सम्बन्धित सबै संकेतहरू समान I/O लेनमा रहनु पर्छ।
डाटा	सम्बन्धित DQ पिनहरू एउटै I/O लेनमा रहनु पर्छ। द्विदिशात्मक डेटा लाइनहरूलाई समर्थन नगर्ने प्रोटोकलहरूका लागि, पढ्ने सङ्केतहरूलाई लेखन सङ्केतहरूबाट छुट्टै समूहबद्ध गरिनुपर्छ।
ठेगाना र आदेश	ठेगाना र कमाण्ड पिनहरू I/O उप-बैंक भित्र पूर्वनिर्धारित स्थानहरूमा रहनु पर्छ।

नोट: थप विस्तृत पिन जानकारीको लागि, बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP प्रयोगकर्ता गाइडमा, तपाईंको बाह्य मेमोरी प्रोटोकलको लागि प्रोटोकल-विशिष्ट अध्यायमा Intel Agilex FPGA EMIF IP पिन र संसाधन योजना खण्ड हेर्नुहोस्।

• निश्चित गर्नुहोस् कि दिइएको बाह्य मेमोरी इन्टरफेसका लागि पिनहरू समान I/O पङ्क्ति भित्र छन्।
• धेरै बैंकहरू फैलाउने इन्टरफेसहरूले निम्न आवश्यकताहरू पूरा गर्नुपर्छ:
  • बैंकहरू एकअर्काको छेउमा हुनुपर्छ। छेउछाउका बैंकहरू बारे जानकारीको लागि, बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP प्रयोगकर्ता गाइडमा EMIF आर्किटेक्चर: I/O बैंक विषय हेर्नुहोस्।
• सबै ठेगाना र आदेश र सम्बन्धित पिनहरू एउटै सबबैंक भित्र रहनु पर्छ।
• ठेगाना र कमाण्ड र डाटा पिनहरूले निम्न सर्तहरूमा सब-बैंक साझेदारी गर्न सक्छन्:
  • ठेगाना र आदेश र डाटा पिनहरूले I/O लेन साझेदारी गर्न सक्दैन।
  • ठेगाना र कमाण्ड बैंकमा प्रयोग नगरिएको I/O लेनमा मात्र डाटा पिन समावेश हुन सक्छ।

एक डिजाइन उत्पन्न गर्दै पूर्वampले TG कन्फिगरेसन विकल्पको साथ

उत्पन्न गरिएको EMIF डिजाइन पूर्वample ले ट्राफिक जेनरेटर ब्लक (TG) समावेश गर्दछ। पूर्वनिर्धारित रूपमा, डिजाइन पूर्वample ले एक साधारण TG ब्लक (altera_tg_avl) प्रयोग गर्दछ जुन हार्ड-कोड गरिएको ट्राफिक ढाँचा पुन: सुरु गर्नको लागि मात्र रिसेट गर्न सकिन्छ। यदि आवश्यक छ भने, तपाइँ यसको सट्टा कन्फिगर योग्य ट्राफिक जेनेरेटर (TG2) सक्षम गर्न छनौट गर्न सक्नुहुन्छ। कन्फिगरेबल ट्राफिक जेनेरेटर (TG2) (altera_tg_avl_2) मा, तपाईले ट्राफिक ढाँचालाई वास्तविक समयमा कन्फिगर गर्न सक्नुहुन्छ नियन्त्रण दर्ताहरू मार्फत - यसको मतलब तपाईले ट्राफिक ढाँचा परिवर्तन गर्न वा पुन: लन्च गर्न डिजाइन पुन: कम्पाइल गर्नु पर्दैन। यो ट्राफिक जेनरेटरले EMIF नियन्त्रण इन्टरफेसमा पठाउने ट्राफिकको प्रकारमा राम्रो नियन्त्रण प्रदान गर्दछ। थप रूपमा, यसले स्थिति दर्ताहरू प्रदान गर्दछ जुन विस्तृत विफलता जानकारी समावेश गर्दछ।

एक डिजाइन मा ट्राफिक जेनरेटर सक्षम गर्दै पूर्वample

तपाईं EMIF प्यारामिटर सम्पादकमा निदान ट्याबबाट कन्फिगर योग्य ट्राफिक जेनेरेटर सक्षम गर्न सक्नुहुन्छ। कन्फिगर योग्य ट्राफिक जेनेरेटर सक्षम गर्न, डायग्नोस्टिक्स ट्याबमा कन्फिगर योग्य Avalon ट्राफिक जेनेरेटर 2.0 प्रयोग गर्नुहोस् सक्रिय गर्नुहोस्।

चित्र १।

• तपाईले पूर्वनिर्धारित ट्राफिक ढाँचा असक्षम गर्न छनौट गर्न सक्नुहुन्छtage वा प्रयोगकर्ता कन्फिगर गरिएको ट्राफिकहरूtage, तर तपाईसँग कम्तिमा एक s हुनुपर्छtage सक्षम गरियो। यी बारे जानकारीको लागि एसtages, बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP प्रयोगकर्ता गाइडमा पूर्वनिर्धारित ट्राफिक ढाँचा र प्रयोगकर्ता-कन्फिगर गरिएको ट्राफिक ढाँचालाई सन्दर्भ गर्नुहोस्।
• TG2 परीक्षण अवधि प्यारामिटर केवल पूर्वनिर्धारित ट्राफिक ढाँचामा लागू हुन्छ। तपाईंले छोटो, मध्यम वा अनन्तको परीक्षण अवधि छनौट गर्न सक्नुहुन्छ।
• तपाईंले TG2 कन्फिगरेसन इन्टरफेस मोड प्यारामिटरको लागि दुई मध्ये कुनै एक मान रोज्न सक्नुहुन्छ:
  • JTAG: प्रणाली कन्सोलमा GUI को प्रयोग गर्न अनुमति दिन्छ। थप जानकारीको लागि, बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP प्रयोगकर्ता गाइडमा ट्राफिक जेनरेटर कन्फिगरेसन इन्टरफेस हेर्नुहोस्।
  • निर्यात: ट्राफिक ढाँचा नियन्त्रण गर्न अनुकूलन RTL तर्क प्रयोग गर्न अनुमति दिन्छ।

डिजाइन पूर्व प्रयोग गर्दैampEMIF डिबग टूलकिटको साथमा

EMIF डिबग टूलकिट सुरु गर्नु अघि, तपाईंले आफ्नो यन्त्रलाई प्रोग्रामिङको साथ कन्फिगर गर्नुभएको छ भनी सुनिश्चित गर्नुहोस्। file जसमा EMIF डिबग टुलकिट सक्षम छ। EMIF डिबग टूलकिट सुरु गर्न, यी चरणहरू पालना गर्नुहोस्:

1. Intel Quartus प्राइम सफ्टवेयरमा, Tools ➤ System Debugging Tools ➤ System Console चयन गरेर प्रणाली कन्सोल खोल्नुहोस्।
2. [यदि तपाईंको प्रोजेक्ट इन्टेल क्वार्टस प्राइम सफ्टवेयरमा खुला छ भने यो चरण छोड्नुहोस्।] प्रणाली कन्सोलमा, SRAM वस्तु लोड गर्नुहोस्। file (.sof) जसको साथ तपाईंले बोर्डलाई प्रोग्राम गर्नुभयो (बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP प्रयोगकर्ता गाइडमा EMIF डिबग टूलकिट प्रयोग गर्नका लागि पूर्वाधारहरूमा वर्णन गरिए अनुसार)।
3. डिबग गर्नका लागि उदाहरणहरू चयन गर्नुहोस्।
4. EMIF क्यालिब्रेसन डिबगिङको लागि EMIF क्यालिब्रेसन डिबग टूलकिट चयन गर्नुहोस्, जस्तै डिजाइन पूर्व उत्पन्न गर्न वर्णन गरिएको छ।ampले क्यालिब्रेसन डिबग विकल्पको साथ। वैकल्पिक रूपमा, ट्राफिक जेनेरेटर डिबगिङको लागि EMIF TG कन्फिगरेसन टुलकिट चयन गर्नुहोस्, जस्तै डिजाइन पूर्व उत्पादनमा वर्णन गरिएको छ।ampले TG कन्फिगरेसन विकल्पको साथ।
5. मुख्य खोल्नको लागि Open Toolkit मा क्लिक गर्नुहोस् view EMIF डिबग टूलकिटको।
6. यदि प्रोग्राम गरिएको डिजाइनमा धेरै EMIF उदाहरणहरू छन् भने, स्तम्भ चयन गर्नुहोस् (जेTAG मास्टर) र EMIF उदाहरणको मेमोरी इन्टरफेस ID जसको लागि टूलकिट सक्रिय गर्न।
7. टूलकिटलाई इन्टरफेस प्यारामिटरहरू र क्यालिब्रेसन स्थिति पढ्न अनुमति दिन इन्टरफेस सक्रिय गर्नुहोस् क्लिक गर्नुहोस्।
8. तपाईंले एक पटकमा एउटा इन्टरफेस डिबग गर्नुपर्छ; त्यसकारण, डिजाइनमा अर्को इन्टरफेसमा जडान गर्न, तपाईंले पहिले हालको इन्टरफेसलाई निष्क्रिय गर्नुपर्छ।

निम्न पूर्व हुन्ampEMIF क्यालिब्रेसन डिबग टूलकिट र EMIF TG कन्फिगरेसन टुलकिटबाट रिपोर्टहरू: क्रमशः।

नोट: क्यालिब्रेसन डिबगिङ बारे विवरणहरूको लागि, बाह्य मेमोरी इन्टरफेस इन्टेल एजिलेक्स FPGA IP प्रयोगकर्ता गाइडमा, बाह्य मेमोरी इन्टरफेस डिबग टूलकिटसँग डिबगिङलाई सन्दर्भ गर्नुहोस्।

नोट: ट्राफिक जेनेरेटर डिबगिङ बारे विवरणहरूको लागि, बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP प्रयोगकर्ता गाइडमा, ट्राफिक जेनरेटर कन्फिगरेसन प्रयोगकर्ता इन्टरफेस हेर्नुहोस्।

डिजाइन पूर्वampबाह्य मेमोरी इन्टरफेसको लागि विवरण Intel Agilex FPGA IP

जब तपाइँ आफ्नो EMIF आईपी प्यारामिटराइज गर्नुहुन्छ र उत्पन्न गर्नुहुन्छ, तपाइँ निर्दिष्ट गर्न सक्नुहुन्छ कि प्रणालीले सिमुलेशन र संश्लेषणको लागि डाइरेक्टरीहरू सिर्जना गर्दछ। file सेट गर्नुहोस्, र उत्पन्न गर्नुहोस् file स्वचालित रूपमा सेट हुन्छ। यदि तपाइँ पूर्व अन्तर्गत सिमुलेशन वा संश्लेषण चयन गर्नुहुन्छampले डिजाइन Fileपूर्व मा एसampले डिजाइन ट्याबमा, प्रणालीले पूर्ण सिमुलेशन सिर्जना गर्दछ file सेट वा पूर्ण संश्लेषण file सेट, आफ्नो चयन अनुसार।

संश्लेषण डिजाइन पूर्वample
संश्लेषण डिजाइन पूर्वample ले तलको चित्रमा देखाइएको प्रमुख ब्लकहरू समावेश गर्दछ।

• एक ट्राफिक जेनेरेटर, जुन एक संश्लेषण योग्य Avalon®-MM होample ड्राइभर जसले ठेगानाहरूको प्यारामिटराइज्ड संख्यामा पढ्ने र लेख्ने छद्म-यादृच्छिक ढाँचा लागू गर्दछ। ट्राफिक जेनरेटरले मेमोरीबाट पढिएको डाटालाई लिखित डाटासँग मेल खान्छ र अन्यथा असफल भएको दाबी गर्नको लागि निगरानी गर्दछ।
• मेमोरी इन्टरफेसको एक उदाहरण, जसमा समावेश छ:
  • Avalon-MM इन्टरफेस र AFI इन्टरफेस बीच मध्यस्थता गर्ने मेमोरी नियन्त्रक।
  • PHY, जसले मेमोरी नियन्त्रक र बाह्य मेमोरी उपकरणहरू बीचको इन्टरफेसको रूपमा काम गर्दछ पढ्न र लेख्ने कार्यहरू गर्न।

चित्र 7. संश्लेषण डिजाइन पूर्वample

नोट: यदि एक वा बढी PLL साझेदारी मोड, DLL साझेदारी मोड, वा OCT साझेदारी मोड प्यारामिटरहरू नो सेयरिङ बाहेक कुनै पनि मानमा सेट गरिएको छ भने, संश्लेषण डिजाइन पूर्वample मा दुई ट्राफिक जेनरेटर/मेमोरी इन्टरफेस उदाहरणहरू समावेश हुनेछ। दुई ट्राफिक जनरेटर/मेमोरी इन्टरफेस उदाहरणहरू साझा PLL/DLL/OCT जडानहरू प्यारामिटर सेटिङहरूद्वारा परिभाषित गरिए अनुसार मात्र सम्बन्धित छन्। ट्राफिक जनरेटर/मेमोरी इन्टरफेस उदाहरणहरूले तपाइँ कसरी तपाइँको आफ्नै डिजाइनहरूमा त्यस्ता जडानहरू बनाउन सक्नुहुन्छ भनेर प्रदर्शन गर्दछ।

सिमुलेशन डिजाइन पूर्वample
सिमुलेशन डिजाइन पूर्वample ले निम्न चित्रमा देखाइएका प्रमुख ब्लकहरू समावेश गर्दछ।

• संश्लेषण डिजाइन को एक उदाहरण पूर्वample। अघिल्लो खण्डमा वर्णन गरिए अनुसार, संश्लेषण डिजाइन पूर्वample ले ट्राफिक जेनरेटर, क्यालिब्रेसन कम्पोनेन्ट र मेमोरी इन्टरफेसको उदाहरण समावेश गर्दछ। यी ब्लकहरू द्रुत सिमुलेशनका लागि उपयुक्त भएमा अमूर्त सिमुलेशन मोडेलहरूमा पूर्वनिर्धारित हुन्छन्।
• मेमोरी मोडेल, जुन सामान्य मोडेलको रूपमा कार्य गर्दछ जुन मेमोरी प्रोटोकल विशिष्टताहरूको पालना गर्दछ। प्रायः, मेमोरी विक्रेताहरूले तिनीहरूको विशिष्ट मेमोरी कम्पोनेन्टहरूको लागि सिमुलेशन मोडेलहरू प्रदान गर्दछ जुन तपाईंले तिनीहरूबाट डाउनलोड गर्न सक्नुहुन्छ। webसाइटहरू।
• एक स्थिति परीक्षक, जसले बाह्य मेमोरी इन्टरफेस आईपी र ट्राफिक जनरेटरबाट स्थिति संकेतहरू निगरानी गर्दछ, समग्र पास वा असफल अवस्था संकेत गर्न।

चित्र 10. सिमुलेशन डिजाइन पूर्वample

Exampले डिजाइन इन्टरफेस ट्याब
प्यारामिटर सम्पादकले पूर्व समावेश गर्दछampले डिजाइन ट्याब जसले तपाईंलाई प्यारामिटराइज गर्न र तपाईंको डिजाइन पूर्व उत्पन्न गर्न अनुमति दिन्छampलेस।

बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड अभिलेख

IP संस्करणहरू इन्टेल क्वार्टस प्राइम डिजाइन सुइट सफ्टवेयर संस्करणहरू v19.1 सम्म उस्तै छन्। Intel Quartus प्राइम डिजाइन सुइट सफ्टवेयर संस्करण 19.2 वा पछिको, आईपीहरूसँग नयाँ आईपी संस्करण योजना छ। यदि IP कोर संस्करण सूचीबद्ध छैन भने, अघिल्लो IP कोर संस्करणको लागि प्रयोगकर्ता गाइड लागू हुन्छ।

आईपी ​​कोर संस्करण	प्रयोगकर्ता गाइड
2.4.0	बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड अभिलेख
2.3.0	बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड अभिलेख
2.3.0	बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड अभिलेख
2.1.0	बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड अभिलेख
19.3	बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड अभिलेख

बाह्य मेमोरी इन्टरफेसको लागि कागजात संशोधन इतिहास Intel Agilex FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तनहरू
2021.06.21	21.2	2.4.2	मा डिजाइन पूर्वampद्रुत सुरुवात अध्याय: • मा एउटा टिपोट थपियो Intel Agilex EMIF Design Ex को कम्पाइलिङ र प्रोग्रामिङample विषय। • को शीर्षक परिमार्जन गरियो एक डिजाइन उत्पन्न गर्दै पूर्वampले क्यालिब्रेसन डिबग विकल्पको साथ विषय। • थपियो एक डिजाइन उत्पन्न गर्दै पूर्वampले TG कन्फिगरेसन विकल्पको साथ र एक डिजाइन मा ट्राफिक जेनरेटर सक्षम गर्दै पूर्वample विषयहरू। • परिमार्जित चरणहरू 2, 3, र 4, धेरै अंकहरू अद्यावधिक गरियो, र एउटा नोट थपियो, डिजाइन पूर्व प्रयोग गर्दैampEMIF डिबग टूलकिटको साथमा विषय।
2021.03.29	21.1	2.4.0	मा डिजाइन पूर्वampद्रुत सुरुवात अध्याय: • मा एउटा टिपोट थपियो सिन्थेसाइजेबल EMIF डिजाइन उत्पन्न गर्दै पूर्वample र EMIF डिजाइन उत्पन्न गर्दै पूर्वampअनुकरण को लागी विषयहरू। • अद्यावधिक गरियो File मा संरचना रेखाचित्र EMIF डिजाइन उत्पन्न गर्दै पूर्वampअनुकरण को लागी विषय।
2020.12.14	20.4	2.3.0	मा डिजाइन पूर्वampद्रुत सुरुवात अध्याय, निम्न परिवर्तनहरू गरे: • अद्यावधिक गरियो सिन्थेसाइजेबल EMIF डिजाइन उत्पन्न गर्दै पूर्वample बहु-EMIF डिजाइनहरू समावेश गर्न विषय। • चरण 3 को लागि चित्र अपडेट गरियो, मा EMIF डिजाइन उत्पन्न गर्दै पूर्वampअनुकरण को लागी विषय।
2020.10.05	20.3	2.3.0	मा डिजाइन पूर्वampद्रुत सुरुवात गाइड अध्याय, निम्न परिवर्तनहरू गरे: • मा EMIF परियोजना सिर्जना गर्दैचरण 6 मा छवि अद्यावधिक गर्नुभयो। • मा सिन्थेसाइजेबल EMIF डिजाइन उत्पन्न गर्दै पूर्वample, चरण 3 मा चित्र अपडेट गरियो। • मा EMIF डिजाइन उत्पन्न गर्दै पूर्वampअनुकरण को लागी, चरण 3 मा चित्र अपडेट गरियो। • मा सिमुलेशन बनाम हार्डवेयर कार्यान्वयन, दोस्रो तालिकामा एउटा सानो टाइपो सच्यायो। • मा डिजाइन पूर्व प्रयोग गर्दैampEMIF डिबग टूलकिटको साथमा, परिमार्जित चरण 6, चरण 7 र 8 थपियो।
जारी…

कागजात संस्करण	इंटेल क्वार्टस प्राइम संस्करण	आईपी ​​संस्करण	परिवर्तनहरू
2020.04.13	20.1	2.1.0	• मा बारे अध्याय, मा तालिका परिमार्जन सूचना जारी गर्नुहोस् विषय। • मा डिजाइन पूर्वampद्रुत सुरुवात गाइड अध्याय: — परिमार्जित चरण 7 र सम्बन्धित छवि, मा सिन्थेसाइजेबल EMIF डिजाइन उत्पन्न गर्दै पूर्वample विषय। - परिमार्जन गरियो डिजाइन पूर्वampले डिबग विकल्पको साथ विषय। - परिमार्जन गरियो डिजाइन पूर्व प्रयोग गर्दैampEMIF डिबग टूलकिटको साथमा विषय।
2019.12.16	19.4	2.0.0	• मा डिजाइन पूर्वampद्रुत सुरुवात अध्याय: — को चरण 6 मा दृष्टान्त अपडेट गरियो EMIF परियोजना सिर्जना गर्दै विषय। — को चरण 4 मा दृष्टान्त अपडेट गरियो सिन्थेसाइजेबल EMIF डिजाइन उत्पन्न गर्दै पूर्वample विषय। — को चरण 4 मा दृष्टान्त अपडेट गरियो EMIF डिजाइन उत्पन्न गर्दै पूर्वampअनुकरण को लागी विषय। - परिमार्जित चरण 5 मा EMIF डिजाइन उत्पन्न गर्दै पूर्वampअनुकरण को लागी विषय। - परिमार्जन गरियो सामान्य पिन दिशानिर्देशहरू र छेउछाउका बैंकहरू को वर्गहरु Intel Agilex EMIF IP को लागि पिन प्लेसमेन्ट विषय।
2019.10.18	19.3		• मा EMIF परियोजना सिर्जना गर्दै topic, पोइन्ट 6 सँग छवि अपडेट गर्नुभयो। • मा EMIF आईपी उत्पन्न र कन्फिगर गर्दै विषय, चरण 1 संग चित्र अपडेट गरियो। • मा तालिकामा Intel Agilex EMIF प्यारामिटर सम्पादक दिशानिर्देशहरू विषय, को लागि विवरण परिवर्तन गरियो बोर्ड ट्याब। • मा सिन्थेसाइजेबल EMIF डिजाइन उत्पन्न गर्दै पूर्वample र EMIF डिजाइन उत्पन्न गर्दै पूर्वampअनुकरण को लागी विषयहरू, प्रत्येक शीर्षकको चरण 3 मा छवि अपडेट गरियो। • मा EMIF डिजाइन उत्पन्न गर्दै पूर्वampअनुकरण को लागी विषय अपडेट गरियो उत्पन्न सिमुलेशन डिजाइन पूर्वample File संरचना फिगर पछ्याएर नोट परिमार्जन गर्नुहोस्। • मा सिन्थेसाइजेबल EMIF डिजाइन उत्पन्न गर्दै पूर्वample विषय, धेरै इन्टरफेसहरूको लागि एक चरण र एक चित्र थपियो।
2019.07.31	19.2	1.2.0	• थपियो बाह्य मेमोरी इन्टरफेसको बारेमा Intel Agilex FPGA IP अध्याय र रिलीज जानकारी। • अद्यावधिक गरिएको मिति र संस्करण नम्बरहरू। • मा सानो वृद्धि संश्लेषण डिजाइन पूर्वample मा चित्रण संश्लेषण डिजाइन पूर्वample विषय।
2019.04.02	19.1		• प्रारम्भिक रिलीज।

बाह्य मेमोरी इन्टरफेसको लागि कागजात संशोधन इतिहास Intel Agilex FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड

कागजातहरू / स्रोतहरू

intel UG-20219 बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP डिजाइन पूर्वample [pdf] प्रयोगकर्ता गाइड UG-20219 बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP डिजाइन पूर्वample, UG-20219, बाह्य मेमोरी इन्टरफेस Intel Agilex FPGA IP डिजाइन पूर्वample, इन्टरफेस Intel Agilex FPGA IP डिजाइन पूर्वample, Agilex FPGA IP डिजाइन पूर्वample

सन्दर्भहरू

• प्रयोगकर्ता पुस्तिका