UG-20219 อินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex FPGA IP Design Example
เกี่ยวกับอินเทอร์เฟซหน่วยความจำภายนอก Intel® Agilex™ FPGA IP
ข้อมูลการเปิดตัว
เวอร์ชัน IP เหมือนกับซอฟต์แวร์ Intel® Quartus® Prime Design Suite เวอร์ชันสูงสุด v19.1 จากซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชัน 19.2 หรือใหม่กว่า แกน IP จะมีรูปแบบการกำหนดเวอร์ชัน IP ใหม่ หมายเลขโครงร่างการกำหนดเวอร์ชัน IP (XYZ) จะเปลี่ยนจากซอฟต์แวร์เวอร์ชันหนึ่งเป็นเวอร์ชันอื่น การเปลี่ยนแปลงใน:
- X หมายถึงการแก้ไขที่สำคัญของ IP หากคุณอัปเดตซอฟต์แวร์ Intel Quartus Prime คุณต้องสร้าง IP ใหม่
- Y บ่งชี้ว่า IP มีคุณสมบัติใหม่ สร้าง IP ของคุณใหม่เพื่อรวมคุณสมบัติใหม่เหล่านี้
- Z บ่งชี้ว่า IP มีการเปลี่ยนแปลงเล็กน้อย สร้าง IP ของคุณใหม่เพื่อรวมการเปลี่ยนแปลงเหล่านี้
รายการ คำอธิบาย IPVersion 2.4.2 อินเทล ควอร์ตัส ไพรม์ 21.2 วันที่วางจำหน่าย 2021.06.21
การออกแบบอดีตampคู่มือเริ่มต้นใช้งานฉบับย่อสำหรับอินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex™ FPGA IP
การออกแบบอัตโนมัติ เช่นample flow พร้อมใช้งานสำหรับอินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex™ สร้างอดีตampปุ่ม le Designs บน Exampแท็บการออกแบบช่วยให้คุณสามารถระบุและสร้างการออกแบบการสังเคราะห์และการจำลองได้ เช่นample file ชุดที่คุณสามารถใช้เพื่อตรวจสอบ EMIF IP ของคุณ คุณสามารถสร้างการออกแบบได้เช่นampไฟล์ที่ตรงกับชุดพัฒนา Intel FPGA หรือสำหรับ EMIF IP ใดๆ ที่คุณสร้าง คุณสามารถใช้การออกแบบเช่นampเพื่อช่วยในการประเมินของคุณ หรือเป็นจุดเริ่มต้นสำหรับระบบของคุณเอง
การออกแบบทั่วไป เช่นampเวิร์กโฟลว์
การสร้างโครงการ EMIF
สำหรับซอฟต์แวร์ Intel Quartus Prime เวอร์ชัน 17.1 และใหม่กว่า คุณต้องสร้างโปรเจ็กต์ Intel Quartus Prime ก่อนที่จะสร้าง EMIF IP และตัวอย่างการออกแบบampเล.
- เปิดใช้ซอฟต์แวร์ Intel Quartus Prime แล้วเลือก File ➤ ตัวช่วยสร้างโครงการใหม่ คลิกถัดไป การออกแบบ เช่นampคู่มือเริ่มต้นใช้งานฉบับย่อสำหรับอินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex™ FPGA IP
- ระบุไดเรกทอรี ( ) ชื่อของโครงการ Intel Quartus Prime ( ) และชื่อเอนทิตีการออกแบบระดับบนสุด ( ) ที่คุณต้องการสร้าง คลิกถัดไป
- ตรวจสอบว่าได้เลือกโครงการเปล่าแล้ว คลิกถัดไปสองครั้ง
- ภายใต้ครอบครัว เลือก Intel Agilex
- ภายใต้ ตัวกรองชื่อ ให้พิมพ์หมายเลขชิ้นส่วนของอุปกรณ์
- ภายใต้ อุปกรณ์ที่มี ให้เลือกอุปกรณ์ที่เหมาะสม
- คลิกเสร็จสิ้น
การสร้างและกำหนดค่า EMIF IP
ขั้นตอนต่อไปนี้แสดงวิธีสร้างและกำหนดค่า EMIF IP การฝึกปฏิบัตินี้จะสร้างอินเทอร์เฟซ DDR4 แต่ขั้นตอนจะคล้ายกันสำหรับโปรโตคอลอื่นๆ (ขั้นตอนเหล่านี้เป็นไปตามโฟลว์ IP Catalog (สแตนด์อโลน) หากคุณเลือกใช้โฟลว์ Platform Designer (ระบบ) แทน ขั้นตอนจะคล้ายกัน)
- ในหน้าต่าง IP Catalog ให้เลือก External Memory Interfaces Intel Agilex FPGA IP (หากมองไม่เห็นหน้าต่าง IP Catalog ให้เลือก View ➤ แค็ตตาล็อกไอพี)
- ในตัวแก้ไขพารามิเตอร์ IP ให้ระบุชื่อเอนทิตีสำหรับ EMIF IP (ชื่อที่คุณระบุที่นี่จะกลายเป็น file ชื่อสำหรับ IP) และระบุไดเร็กทอรี คลิกสร้าง
- ตัวแก้ไขพารามิเตอร์มีหลายแท็บที่คุณต้องกำหนดค่าพารามิเตอร์ให้สะท้อนถึงการใช้งาน EMIF ของคุณ
แนวทางแก้ไขพารามิเตอร์ Intel Agilex EMIF
หัวข้อนี้ให้คำแนะนำระดับสูงสำหรับการกำหนดพารามิเตอร์แท็บในตัวแก้ไขพารามิเตอร์ Intel Agilex EMIF IP
ตารางที่ 1. หลักเกณฑ์การแก้ไขพารามิเตอร์ EMIF
| แท็บตัวแก้ไขพารามิเตอร์ | แนวปฏิบัติ |
| ทั่วไป | ตรวจสอบให้แน่ใจว่าป้อนพารามิเตอร์ต่อไปนี้อย่างถูกต้อง:
• ระดับความเร็วสำหรับอุปกรณ์ • ความถี่นาฬิกาหน่วยความจำ • ความถี่สัญญาณนาฬิกาอ้างอิง PLL |
| หน่วยความจำ | • โปรดดูเอกสารข้อมูลสำหรับอุปกรณ์หน่วยความจำของคุณเพื่อป้อนพารามิเตอร์บน หน่วยความจำ แท็บ
• คุณควรป้อนตำแหน่งเฉพาะสำหรับพิน ALERT# (ใช้กับโปรโตคอลหน่วยความจำ DDR4 เท่านั้น) |
| หน่วยความจำ I/O | • สำหรับการตรวจสอบโครงการเบื้องต้น คุณอาจใช้การตั้งค่าเริ่มต้นบน
หน่วยความจำ I/O แท็บ • สำหรับการตรวจสอบการออกแบบขั้นสูง คุณควรทำการจำลองบอร์ดเพื่อให้ได้การตั้งค่าการสิ้นสุดที่เหมาะสมที่สุด |
| อินพุต/เอาต์พุต FPGA | • สำหรับการตรวจสอบโครงการเบื้องต้น คุณอาจใช้การตั้งค่าเริ่มต้นบน
อินพุต/เอาต์พุต FPGA แท็บ • สำหรับการตรวจสอบการออกแบบขั้นสูง คุณควรทำการจำลองบอร์ดด้วยโมเดล IBIS ที่เกี่ยวข้องเพื่อเลือกมาตรฐาน I/O ที่เหมาะสม |
| เวลาบันทึก | • สำหรับการตรวจสอบโครงการเบื้องต้น คุณอาจใช้การตั้งค่าเริ่มต้นบน
เวลาบันทึก แท็บ • สำหรับการตรวจสอบการออกแบบขั้นสูง คุณควรป้อนพารามิเตอร์ตามเอกสารข้อมูลของอุปกรณ์หน่วยความจำของคุณ |
| ผู้ควบคุม | ตั้งค่าพารามิเตอร์คอนโทรลเลอร์ตามการกำหนดค่าและลักษณะการทำงานที่ต้องการสำหรับคอนโทรลเลอร์หน่วยความจำของคุณ |
| การวินิจฉัย | คุณสามารถใช้พารามิเตอร์บน การวินิจฉัย แท็บเพื่อช่วยในการทดสอบและดีบักอินเทอร์เฟซหน่วยความจำของคุณ |
| Exampการออกแบบเลอ | การ Exampการออกแบบเลอ แท็บช่วยให้คุณสร้างการออกแบบเช่นampไฟล์สำหรับการสังเคราะห์และการจำลอง การออกแบบที่สร้างขึ้นเช่นample เป็นระบบ EMIF ที่สมบูรณ์ซึ่งประกอบด้วย EMIF IP และไดรเวอร์ที่สร้างการรับส่งข้อมูลแบบสุ่มเพื่อตรวจสอบอินเทอร์เฟซหน่วยความจำ |
สำหรับข้อมูลโดยละเอียดเกี่ยวกับพารามิเตอร์แต่ละตัว โปรดดูบทที่เหมาะสมสำหรับโปรโตคอลหน่วยความจำของคุณในคู่มือผู้ใช้ Intel Agilex FPGA IP อินเทอร์เฟซหน่วยความจำภายนอก
การสร้างการออกแบบ EMIF ที่สังเคราะห์ได้ เช่นample
สำหรับชุดพัฒนา Intel Agilex ก็เพียงพอแล้วที่จะปล่อยให้การตั้งค่า Intel Agilex EMIF IP ส่วนใหญ่เป็นค่าเริ่มต้น เพื่อสร้างการออกแบบที่สามารถสังเคราะห์ได้ เช่นampทำตามขั้นตอนเหล่านี้:
- ออน เดอะ เอ็กซ์ampแท็บ Designs ตรวจสอบให้แน่ใจว่าได้เลือกช่อง Synthesis แล้ว
- หากคุณกำลังใช้อินเทอร์เฟซเดียวเช่นampออกแบบ กำหนดค่า EMIF IP แล้วคลิก File➤ บันทึก เพื่อบันทึกการตั้งค่าปัจจุบันลงในรูปแบบ IP ของผู้ใช้ file - .ไอพี)
- หากคุณกำลังดำเนินการอดีตampการออกแบบที่มีหลายอินเทอร์เฟซ ระบุจำนวน IP ให้กับจำนวนอินเทอร์เฟซที่ต้องการ คุณสามารถดูจำนวน EMIF ID ทั้งหมดได้เหมือนกับจำนวน IP ที่เลือก ทำตามขั้นตอนเหล่านี้เพื่อกำหนดค่าแต่ละอินเทอร์เฟซ:
- เลือก Cal-IP เพื่อระบุการเชื่อมต่อของอินเทอร์เฟซกับ IP การสอบเทียบ
- กำหนดค่า EMIF IP ให้สอดคล้องกันในแท็บตัวแก้ไขพารามิเตอร์ทั้งหมด
- กลับไปที่อดีตampแท็บออกแบบแล้วคลิกจับภาพบน EMIF ID ที่ต้องการ
- ทำซ้ำขั้นตอน a ถึง c สำหรับ EMIF ID ทั้งหมด
- คุณสามารถคลิกปุ่มล้างเพื่อลบพารามิเตอร์ที่บันทึกไว้ และทำซ้ำขั้นตอน a ถึง c เพื่อทำการเปลี่ยนแปลง EMIF IP
- คลิก File➤ บันทึก เพื่อบันทึกการตั้งค่าปัจจุบันลงในรูปแบบ IP ของผู้ใช้ file - .ไอพี)
- หากคุณกำลังใช้อินเทอร์เฟซเดียวเช่นampออกแบบ กำหนดค่า EMIF IP แล้วคลิก File➤ บันทึก เพื่อบันทึกการตั้งค่าปัจจุบันลงในรูปแบบ IP ของผู้ใช้ file - .ไอพี)
- คลิกสร้าง เช่นample Design ที่มุมขวาบนของหน้าต่าง
- ระบุไดเร็กทอรีสำหรับการออกแบบ EMIF เช่นampไฟล์และคลิกตกลง การสร้าง EMIF ที่ประสบความสำเร็จ เช่นample สร้างสิ่งต่อไปนี้ fileตั้งค่าภายใต้ไดเร็กทอรี qii
- คลิก File ➤ ออกเพื่อออกจากหน้าต่าง IP Parameter Editor Pro ระบบแจ้งว่า ไม่มีการสร้างการเปลี่ยนแปลงล่าสุด สร้างเลยเหรอ? คลิกไม่เพื่อดำเนินการขั้นตอนถัดไป
- ในการเปิดอดีตampออกแบบ คลิก File ➤ เปิด Project และไปที่ -ample_name>/qii/ed_synth.qpf แล้วคลิกเปิด
บันทึก: สำหรับข้อมูลเกี่ยวกับการคอมไพล์และการเขียนโปรแกรมการออกแบบ เช่นampเลอ, อ้างอิงถึง
การคอมไพล์และการเขียนโปรแกรม Intel Agilex EMIF Design Exampเล.
รูปที่ 4 การออกแบบสังเคราะห์ที่สร้างได้ เช่นample File โครงสร้าง
สำหรับข้อมูลเกี่ยวกับการสร้างระบบที่มีอินเทอร์เฟซหน่วยความจำภายนอกตั้งแต่สองตัวขึ้นไป โปรดดูที่การสร้างตัวอย่างการออกแบบampด้วยอินเทอร์เฟซ EMIF หลายรายการ ในคู่มือผู้ใช้อินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex FPGA IP สำหรับข้อมูลเกี่ยวกับการแก้ไขข้อบกพร่องหลายอินเทอร์เฟซ โปรดดูการเปิดใช้งานชุดเครื่องมือ EMIF ในการออกแบบที่มีอยู่ ในคู่มือผู้ใช้ Intel Agilex FPGA IP อินเทอร์เฟซหน่วยความจำภายนอก
บันทึก: หากคุณไม่เลือกช่องทำเครื่องหมายการจำลองหรือการสังเคราะห์ ไดเรกทอรีปลายทางจะมีเฉพาะการออกแบบ Platform Designer เท่านั้น fileซึ่งไม่สามารถคอมไพล์ได้โดยซอฟต์แวร์ Intel Quartus Prime โดยตรง แต่คุณสามารถทำได้ view หรือแก้ไขใน Platform Designer ในสถานการณ์นี้ คุณสามารถรันคำสั่งต่อไปนี้เพื่อสร้างการสังเคราะห์และการจำลอง file ชุด.
- หากต้องการสร้างโปรเจ็กต์ที่คอมไพล์ได้ คุณต้องรัน quartus_sh -t make_qii_design.tclscript ในไดเร็กทอรีปลายทาง
- คุณต้องรันสคริปต์ quartus_sh -t make_sim_design.tcl ในไดเร็กทอรีปลายทาง
บันทึก: หากคุณได้สร้างการออกแบบเช่นampจากนั้นทำการเปลี่ยนแปลงในตัวแก้ไขพารามิเตอร์ คุณต้องสร้างการออกแบบใหม่ เช่นampเพื่อดูการเปลี่ยนแปลงของคุณที่นำไปใช้ การออกแบบที่สร้างขึ้นใหม่ เช่นample จะไม่เขียนทับการออกแบบที่มีอยู่ เช่นample files.
การสร้างการออกแบบ EMIF เช่นample สำหรับการจำลอง
สำหรับชุดพัฒนา Intel Agilex ก็เพียงพอแล้วที่จะปล่อยให้การตั้งค่า Intel Agilex EMIF IP ส่วนใหญ่เป็นค่าเริ่มต้น เพื่อสร้างการออกแบบเช่นampสำหรับการจำลอง ให้ทำตามขั้นตอนเหล่านี้:
- ออน เดอะ เอ็กซ์ampแท็บ Designs ตรวจสอบให้แน่ใจว่าได้ทำเครื่องหมายในช่องการจำลองแล้ว นอกจากนี้ เลือกรูปแบบ Simulation HDL ที่ต้องการ ไม่ว่าจะเป็น Verilog หรือ VHDL
- กำหนดค่า EMIF IP แล้วคลิก File ➤ บันทึก เพื่อบันทึกการตั้งค่าปัจจุบันลงในรูปแบบ IP ของผู้ใช้ file - .ไอพี)
- คลิกสร้าง เช่นample Design ที่มุมขวาบนของหน้าต่าง
- ระบุไดเร็กทอรีสำหรับการออกแบบ EMIF เช่นampไฟล์และคลิกตกลง การสร้าง EMIF ที่ประสบความสำเร็จ เช่นample สร้างหลายรายการ file ตั้งค่าสำหรับโปรแกรมจำลองที่รองรับต่างๆ ภายใต้ไดเร็กทอรี sim/ed_sim
- คลิก File ➤ ออกเพื่อออกจากหน้าต่าง IP Parameter Editor Pro ระบบแจ้งว่า ไม่มีการสร้างการเปลี่ยนแปลงล่าสุด สร้างเลยเหรอ? คลิกไม่เพื่อดำเนินการขั้นตอนถัดไป
การออกแบบการจำลองที่สร้างขึ้น เช่นample File โครงสร้าง
บันทึก: อินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex FPGA IP ปัจจุบันรองรับเฉพาะเครื่องจำลอง VCS, ModelSim/QuestaSim และ Xcelium เท่านั้น มีการวางแผนรองรับตัวจำลองเพิ่มเติมในรุ่นต่อๆ ไป
บันทึก: หากคุณไม่เลือกช่องทำเครื่องหมายการจำลองหรือการสังเคราะห์ ไดเรกทอรีปลายทางจะมีเฉพาะการออกแบบ Platform Designer เท่านั้น fileซึ่งไม่สามารถคอมไพล์ได้โดยซอฟต์แวร์ Intel Quartus Prime โดยตรง แต่คุณสามารถทำได้ view หรือแก้ไขใน Platform Designer ในสถานการณ์นี้ คุณสามารถรันคำสั่งต่อไปนี้เพื่อสร้างการสังเคราะห์และการจำลอง file ชุด.
- คุณต้องรันสคริปต์ quartus_sh -t make_qii_design.tcl ในไดเร็กทอรีปลายทาง
- คุณต้องรันสคริปต์ quartus_sh -t make_sim_design.tcl ในไดเร็กทอรีปลายทาง
บันทึก: หากคุณได้สร้างการออกแบบเช่นampจากนั้นทำการเปลี่ยนแปลงในตัวแก้ไขพารามิเตอร์ คุณต้องสร้างการออกแบบใหม่ เช่นampเพื่อดูการเปลี่ยนแปลงของคุณที่นำไปใช้ การออกแบบที่สร้างขึ้นใหม่ เช่นample จะไม่เขียนทับการออกแบบที่มีอยู่ เช่นample files.
การจำลองกับการใช้ฮาร์ดแวร์
สำหรับการจำลองอินเทอร์เฟซหน่วยความจำภายนอก คุณสามารถเลือกข้ามการสอบเทียบหรือการสอบเทียบแบบเต็มในแท็บการวินิจฉัยระหว่างการสร้าง IP
แบบจำลองการจำลอง EMIF
ตารางนี้เปรียบเทียบลักษณะของการสอบเทียบแบบข้ามและแบบการสอบเทียบแบบเต็ม
ตารางที่ 2 แบบจำลองการจำลอง EMIF: ข้ามการสอบเทียบเทียบกับการสอบเทียบแบบเต็ม
| ข้ามการปรับเทียบ | การสอบเทียบเต็มรูปแบบ |
| การจำลองระดับระบบโดยเน้นที่ตรรกะของผู้ใช้ | การจำลองส่วนติดต่อของหน่วยความจำโดยเน้นที่การสอบเทียบ |
| ไม่ได้บันทึกรายละเอียดของการสอบเทียบ | จับภาพทั้งหมดtages ของการสอบเทียบ |
| มีความสามารถในการจัดเก็บและเรียกใช้ข้อมูล | รวมถึงการปรับระดับ โต๊ะต่อบิต ฯลฯ |
| แสดงถึงประสิทธิภาพที่แม่นยำ | |
| ไม่ถือว่าบอร์ดเอียง | |
การจำลอง RTL กับการนำฮาร์ดแวร์ไปใช้
ตารางนี้เน้นความแตกต่างที่สำคัญระหว่างการจำลอง EMIF และการใช้งานฮาร์ดแวร์
ตารางที่ 3 การจำลอง EMIF RTL กับการนำฮาร์ดแวร์ไปใช้
| การจำลอง RTL | การติดตั้งฮาร์ดแวร์ |
| Nios® initialization และ calibration code ทำงานพร้อมกัน | รหัสการเริ่มต้นและการสอบเทียบ Nios ดำเนินการตามลำดับ |
| อินเทอร์เฟซยืนยันสัญญาณ cal_done พร้อมกันในการจำลอง | การดำเนินการของช่างฟิตจะกำหนดลำดับของการสอบเทียบ และอินเทอร์เฟซจะไม่ยืนยัน cal_done พร้อมกัน |
คุณควรเรียกใช้การจำลอง RTL ตามรูปแบบการรับส่งข้อมูลสำหรับแอปพลิเคชันการออกแบบของคุณ โปรดทราบว่าการจำลอง RTL ไม่ได้จำลองความล่าช้าในการติดตาม PCB ซึ่งอาจทำให้เกิดความคลาดเคลื่อนของเวลาแฝงระหว่างการจำลอง RTL และการนำฮาร์ดแวร์ไปใช้
การจำลอง IP อินเทอร์เฟซหน่วยความจำภายนอกด้วย ModelSim
ขั้นตอนนี้แสดงวิธีการจำลองการออกแบบ EMIF เช่นampเล.
- เปิดซอฟต์แวร์ Mentor Graphics* ModelSim แล้วเลือก File ➤ เปลี่ยนไดเร็กทอรี นำทางไปยังไดเร็กทอรี sim/ed_sim/mentor ภายในการออกแบบที่สร้างขึ้น เช่นampโฟลเดอร์.
- ตรวจสอบว่าหน้าต่าง Transcript แสดงอยู่ที่ด้านล่างของหน้าจอ หากมองไม่เห็นหน้าต่าง Transcript ให้แสดงโดยคลิก View ➤ ทรานสคริป.
- ในหน้าต่าง Transcript ให้รัน source msim_setup.tcl
- หลังจากซอร์ส msim_setup.tcl ทำงานเสร็จแล้ว ให้รัน ld_debug ในหน้าต่าง Transcript
- หลังจาก ld_debug ทำงานเสร็จสิ้น ให้ตรวจสอบว่าหน้าต่าง Objects ปรากฏขึ้น หากมองไม่เห็นหน้าต่าง Objects ให้แสดงโดยคลิก View ➤ วัตถุ
- ในหน้าต่าง Objects ให้เลือกสัญญาณที่คุณต้องการจำลองโดยคลิกขวาแล้วเลือก Add Wave
- หลังจากที่คุณเลือกสัญญาณสำหรับการจำลองเสร็จแล้ว ให้ดำเนินการ run -all ในหน้าต่าง Transcript การจำลองดำเนินไปจนกว่าจะเสร็จสิ้น
- หากมองไม่เห็นการจำลอง ให้คลิก View ➤ คลื่น
ตำแหน่งพินสำหรับ Intel Agilex EMIF IP
หัวข้อนี้เป็นแนวทางสำหรับการปักหมุด
เกินview
Intel Agilex FPGA มีโครงสร้างดังต่อไปนี้:
- แต่ละอุปกรณ์มีช่อง I/O สูงสุด 8 ช่อง
- แบงค์ I/O แต่ละแบงค์ประกอบด้วย 2 แบงค์ย่อย I/O
- แต่ละช่อง I/O ย่อยมี 4 เลน
- แต่ละเลนมีพิน I/O (GPIO) อเนกประสงค์ 12 พิน
แนวทางพินทั่วไป
ต่อไปนี้เป็นคำแนะนำทั่วไปเกี่ยวกับพิน
บันทึก: สำหรับข้อมูลพินโดยละเอียดเพิ่มเติม โปรดดูส่วนพิน Intel Agilex FPGA EMIF IP และการวางแผนทรัพยากรในบทเฉพาะโปรโตคอลสำหรับโปรโตคอลหน่วยความจำภายนอกของคุณในคู่มือผู้ใช้อินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex FPGA IP
- ตรวจสอบให้แน่ใจว่าพินสำหรับอินเทอร์เฟซหน่วยความจำภายนอกอยู่ภายในแถว I/O เดียวกัน
- อินเทอร์เฟซที่ครอบคลุมธนาคารหลายแห่งต้องเป็นไปตามข้อกำหนดต่อไปนี้:
- ธนาคารจะต้องอยู่ติดกัน สำหรับข้อมูลเกี่ยวกับธนาคารที่อยู่ติดกัน โปรดดูหัวข้อสถาปัตยกรรม EMIF: ธนาคาร I/O ในคู่มือผู้ใช้ Intel Agilex FPGA IP อินเทอร์เฟซหน่วยความจำภายนอก
- ที่อยู่และคำสั่งทั้งหมดและหมุดที่เกี่ยวข้องจะต้องอยู่ภายในธนาคารย่อยเดียว
- ที่อยู่และหมุดคำสั่งและข้อมูลสามารถแชร์ธนาคารย่อยได้ภายใต้เงื่อนไขดังต่อไปนี้:
- ที่อยู่และพินคำสั่งและข้อมูลไม่สามารถใช้เลน I/O ร่วมกันได้
- เฉพาะช่อง I/O ที่ไม่ได้ใช้ในที่อยู่และช่องคำสั่งเท่านั้นที่สามารถมีพินข้อมูลได้
ตารางที่ 4. ข้อจำกัดของพินทั่วไป
| ประเภทสัญญาณ | ข้อจำกัด |
| แฟลชข้อมูล | สัญญาณทั้งหมดที่อยู่ในกลุ่ม DQ จะต้องอยู่ในเลน I/O เดียวกัน |
| ข้อมูล | พิน DQ ที่เกี่ยวข้องต้องอยู่ในเลน I/O เดียวกัน สำหรับโปรโตคอลที่ไม่รองรับสายข้อมูลแบบสองทิศทาง ควรจัดกลุ่มสัญญาณการอ่านแยกจากสัญญาณการเขียน |
| ที่อยู่และคำสั่ง | หมุดที่อยู่และคำสั่งจะต้องอยู่ในตำแหน่งที่กำหนดไว้ล่วงหน้าภายในธนาคารย่อย I/O |
บันทึก: สำหรับข้อมูลพินโดยละเอียดเพิ่มเติม โปรดดูส่วนพิน Intel Agilex FPGA EMIF IP และการวางแผนทรัพยากรในบทเฉพาะโปรโตคอลสำหรับโปรโตคอลหน่วยความจำภายนอกของคุณในคู่มือผู้ใช้อินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex FPGA IP
- ตรวจสอบให้แน่ใจว่าพินสำหรับอินเทอร์เฟซหน่วยความจำภายนอกอยู่ภายในแถว I/O เดียวกัน
- อินเทอร์เฟซที่ครอบคลุมธนาคารหลายแห่งต้องเป็นไปตามข้อกำหนดต่อไปนี้:
- ธนาคารจะต้องอยู่ติดกัน สำหรับข้อมูลเกี่ยวกับธนาคารที่อยู่ติดกัน โปรดดูหัวข้อสถาปัตยกรรม EMIF: ธนาคาร I/O ในคู่มือผู้ใช้ Intel Agilex FPGA IP อินเทอร์เฟซหน่วยความจำภายนอก
- ที่อยู่และคำสั่งทั้งหมดและหมุดที่เกี่ยวข้องจะต้องอยู่ภายในธนาคารย่อยเดียว
- ที่อยู่และหมุดคำสั่งและข้อมูลสามารถแชร์ธนาคารย่อยได้ภายใต้เงื่อนไขดังต่อไปนี้:
- ที่อยู่และพินคำสั่งและข้อมูลไม่สามารถใช้เลน I/O ร่วมกันได้
- เฉพาะช่อง I/O ที่ไม่ได้ใช้ในที่อยู่และช่องคำสั่งเท่านั้นที่สามารถมีพินข้อมูลได้
การสร้างตัวอย่างการออกแบบampด้วยตัวเลือกการกำหนดค่า TG
การออกแบบ EMIF ที่สร้างขึ้น เช่นample รวมถึงบล็อกตัวสร้างการจราจร (TG) ตามค่าเริ่มต้น การออกแบบ เช่นample ใช้บล็อก TG แบบธรรมดา (altera_tg_avl) ซึ่งสามารถรีเซ็ตได้เฉพาะเพื่อเปิดใช้งานรูปแบบการรับส่งข้อมูลแบบฮาร์ดโค้ดเท่านั้น หากจำเป็น คุณอาจเลือกที่จะเปิดใช้งานตัวสร้างปริมาณการใช้งานที่กำหนดค่าได้ (TG2) แทน ในเครื่องกำเนิดการรับส่งข้อมูลที่กำหนดค่าได้ (TG2) (altera_tg_avl_2) คุณสามารถกำหนดค่ารูปแบบการรับส่งข้อมูลแบบเรียลไทม์ผ่านรีจิสเตอร์ควบคุม ซึ่งหมายความว่าคุณไม่จำเป็นต้องคอมไพล์การออกแบบใหม่เพื่อเปลี่ยนหรือเปิดรูปแบบการรับส่งข้อมูลอีกครั้ง ตัวสร้างการรับส่งข้อมูลนี้ให้การควบคุมประเภทของการรับส่งข้อมูลที่ส่งบนอินเทอร์เฟซการควบคุม EMIF อย่างละเอียด นอกจากนี้ยังมีการลงทะเบียนสถานะที่มีข้อมูลความล้มเหลวโดยละเอียด
การเปิดใช้งานเครื่องกำเนิดทราฟฟิกในการออกแบบ เช่นample
คุณสามารถเปิดใช้งานตัวสร้างทราฟฟิกที่กำหนดค่าได้จากแท็บการวินิจฉัยในตัวแก้ไขพารามิเตอร์ EMIF หากต้องการเปิดใช้งานตัวสร้างการรับส่งข้อมูลที่กำหนดค่าได้ ให้เปิดใช้ตัวสร้างการรับส่งข้อมูล Avalon 2.0 ที่กำหนดค่าได้บนแท็บการวินิจฉัย
รูปที่ 6.
- คุณอาจเลือกที่จะปิดการใช้งานรูปแบบการรับส่งข้อมูลเริ่มต้นtage หรือการรับส่งข้อมูลที่ผู้ใช้กำหนดค่าtage แต่คุณต้องมีอย่างน้อยหนึ่ง stagเปิดใช้งานแล้ว สำหรับข้อมูลเกี่ยวกับสิ่งเหล่านี้tages โปรดดูที่รูปแบบการรับส่งข้อมูลเริ่มต้นและรูปแบบการรับส่งข้อมูลที่ผู้ใช้กำหนดค่าในอินเทอร์เฟซหน่วยความจำภายนอก คู่มือผู้ใช้ Intel Agilex FPGA IP
- พารามิเตอร์ระยะเวลาการทดสอบ TG2 ใช้กับรูปแบบการรับส่งข้อมูลเริ่มต้นเท่านั้น คุณสามารถเลือกระยะเวลาการทดสอบสั้น กลาง หรือไม่มีที่สิ้นสุด
- คุณสามารถเลือกค่าใดค่าหนึ่งจากสองค่าสำหรับพารามิเตอร์โหมดอินเทอร์เฟซการกำหนดค่า TG2:
- JTAG: อนุญาตให้ใช้ GUI ในคอนโซลระบบ สำหรับข้อมูลเพิ่มเติม โปรดดูอินเทอร์เฟซการกำหนดค่า Traffic Generator ในอินเทอร์เฟซหน่วยความจำภายนอกคู่มือผู้ใช้ Intel Agilex FPGA IP
- ส่งออก: อนุญาตให้ใช้ตรรกะ RTL ที่กำหนดเองเพื่อควบคุมรูปแบบการรับส่งข้อมูล
การใช้การออกแบบเช่นampด้วยชุดเครื่องมือดีบัก EMIF
ก่อนที่จะเปิดตัว EMIF Debug Toolkit ตรวจสอบให้แน่ใจว่าคุณได้กำหนดค่าอุปกรณ์ของคุณด้วยการเขียนโปรแกรม file ที่เปิดใช้งาน EMIF Debug Toolkit หากต้องการเปิดใช้งาน EMIF Debug Toolkit ให้ทำตามขั้นตอนเหล่านี้:
- ในซอฟต์แวร์ Intel Quartus Prime ให้เปิดคอนโซลระบบโดยเลือกเครื่องมือ ➤ เครื่องมือดีบักระบบ ➤ คอนโซลระบบ
- [ข้ามขั้นตอนนี้หากโปรเจ็กต์ของคุณเปิดอยู่แล้วในซอฟต์แวร์ Intel Quartus Prime] ในคอนโซลระบบ ให้โหลดอ็อบเจ็กต์ SRAM file (.sof) ที่คุณใช้ในการตั้งโปรแกรมบอร์ด (ตามที่อธิบายไว้ในข้อกำหนดเบื้องต้นสำหรับการใช้ชุดเครื่องมือ EMIF Debug ในคู่มือผู้ใช้ Intel Agilex FPGA IP สำหรับอินเทอร์เฟซหน่วยความจำภายนอก)
- เลือกอินสแตนซ์ที่จะแก้ไขข้อบกพร่อง
- เลือกชุดเครื่องมือดีบักการสอบเทียบ EMIF สำหรับการดีบักการสอบเทียบ EMIF ตามที่อธิบายไว้ใน การสร้างตัวอย่างการออกแบบampด้วยตัวเลือกดีบักการปรับเทียบ หรือเลือก EMIF TG Configuration Toolkit สำหรับการดีบักตัวสร้างทราฟฟิก ตามที่อธิบายไว้ใน การสร้างตัวอย่างการออกแบบampด้วยตัวเลือกการกำหนดค่า TG
- คลิก Open Toolkit เพื่อเปิดหน้าหลัก view ของชุดเครื่องมือดีบัก EMIF
- หากมีอินสแตนซ์ EMIF หลายรายการในการออกแบบโปรแกรม ให้เลือกคอลัมน์ (พาธไปยัง JTAG master) และ ID อินเทอร์เฟซหน่วยความจำของอินสแตนซ์ EMIF ที่จะเปิดใช้งานชุดเครื่องมือ
- คลิกเปิดใช้งานอินเทอร์เฟซเพื่อให้ชุดเครื่องมืออ่านพารามิเตอร์อินเทอร์เฟซและสถานะการสอบเทียบ
- คุณต้องดีบักอินเทอร์เฟซทีละรายการ ดังนั้น หากต้องการเชื่อมต่อกับอินเทอร์เฟซอื่นในการออกแบบ คุณต้องปิดใช้งานอินเทอร์เฟซปัจจุบันก่อน
ต่อไปนี้คือตัวอย่างampรายงานจากชุดเครื่องมือดีบักการสอบเทียบ EMIF และชุดเครื่องมือการกำหนดค่า EMIF TG: ตามลำดับ
บันทึก: สำหรับรายละเอียดเกี่ยวกับการดีบักการสอบเทียบ โปรดดูการดีบักด้วยชุดเครื่องมือดีบักอินเทอร์เฟซหน่วยความจำภายนอก ในคู่มือผู้ใช้ Intel Agilex FPGA IP อินเทอร์เฟซหน่วยความจำภายนอก
บันทึก: สำหรับรายละเอียดเกี่ยวกับการดีบักตัวสร้างทราฟฟิก โปรดดูอินเทอร์เฟซผู้ใช้การกำหนดค่าตัวสร้างทราฟฟิกในคู่มือผู้ใช้ Intel Agilex FPGA IP ของอินเทอร์เฟซหน่วยความจำภายนอก
การออกแบบอดีตampคำอธิบายสำหรับอินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex FPGA IP
เมื่อคุณกำหนดพารามิเตอร์และสร้าง EMIF IP ของคุณ คุณสามารถระบุให้ระบบสร้างไดเร็กทอรีสำหรับการจำลองและการสังเคราะห์ file ชุดและสร้าง file ตั้งค่าโดยอัตโนมัติ หากคุณเลือกการจำลองหรือการสังเคราะห์ภายใต้ตัวอย่างampเลอ ดีไซน์ Files บนอดีตampแท็บ Designs ระบบจะสร้างแบบจำลองที่สมบูรณ์ file ชุดหรือการสังเคราะห์ที่สมบูรณ์ file ตั้งค่าตามที่คุณเลือก
การออกแบบการสังเคราะห์ เช่นample
การออกแบบการสังเคราะห์ เช่นample มีบล็อกหลักๆ ดังแสดงในรูปด้านล่าง
- ตัวสร้างทราฟฟิกซึ่งเป็น Avalon®-MM ที่สังเคราะห์ได้ เช่นampไดรเวอร์ไฟล์ที่ใช้รูปแบบการสุ่มหลอกของการอ่านและเขียนไปยังที่อยู่แบบกำหนดพารามิเตอร์ ตัวสร้างการรับส่งข้อมูลยังตรวจสอบข้อมูลที่อ่านจากหน่วยความจำเพื่อให้แน่ใจว่าตรงกับข้อมูลที่เขียนและยืนยันว่ามีข้อผิดพลาด
- อินสแตนซ์ของอินเทอร์เฟซหน่วยความจำ ซึ่งประกอบด้วย:
- ตัวควบคุมหน่วยความจำที่ควบคุมระหว่างอินเทอร์เฟซ Avalon-MM และอินเทอร์เฟซ AFI
- PHY ซึ่งทำหน้าที่เป็นอินเทอร์เฟซระหว่างตัวควบคุมหน่วยความจำและอุปกรณ์หน่วยความจำภายนอกเพื่อดำเนินการอ่านและเขียน
รูปที่ 7 การออกแบบการสังเคราะห์ เช่นample
บันทึก: หากมีการตั้งค่าพารามิเตอร์โหมดการแบ่งปัน PLL, โหมดการแบ่งปัน DLL หรือโหมดการแบ่งปัน OCT อย่างน้อยหนึ่งรายการเป็นค่าใดๆ นอกเหนือจาก No Sharing การออกแบบการสังเคราะห์ เช่นampไฟล์จะมีอินสแตนซ์ตัวสร้างทราฟฟิค/อินเทอร์เฟซหน่วยความจำสองตัว อินสแตนซ์ตัวสร้างการรับส่งข้อมูล/อินเทอร์เฟซหน่วยความจำทั้งสองเกี่ยวข้องกันโดยการเชื่อมต่อ PLL/DLL/OCT ที่ใช้ร่วมกันตามที่กำหนดโดยการตั้งค่าพารามิเตอร์เท่านั้น อินสแตนซ์ตัวสร้างทราฟฟิค/อินเทอร์เฟซหน่วยความจำสาธิตวิธีที่คุณสามารถเชื่อมต่อดังกล่าวในการออกแบบของคุณเอง
การออกแบบการจำลอง เช่นample
การออกแบบการจำลอง เช่นampไฟล์ประกอบด้วยบล็อกหลักดังแสดงในรูปต่อไปนี้
- ตัวอย่างการออกแบบการสังเคราะห์ เช่นampเลอ ตามที่อธิบายไว้ในส่วนก่อนหน้า การออกแบบการสังเคราะห์ เช่นampไฟล์ประกอบด้วยตัวสร้างทราฟฟิก ส่วนประกอบการสอบเทียบ และอินสแตนซ์ของอินเทอร์เฟซหน่วยความจำ บล็อกเหล่านี้จะมีค่าเริ่มต้นเป็นแบบจำลองเชิงนามธรรมตามความเหมาะสมสำหรับการจำลองอย่างรวดเร็ว
- โมเดลหน่วยความจำ ซึ่งทำหน้าที่เป็นโมเดลทั่วไปที่เป็นไปตามข้อกำหนดเฉพาะของโปรโตคอลหน่วยความจำ บ่อยครั้ง ผู้จำหน่ายหน่วยความจำจัดเตรียมโมเดลจำลองสำหรับส่วนประกอบหน่วยความจำเฉพาะของตน ซึ่งคุณสามารถดาวน์โหลดได้จากพวกเขา webเว็บไซต์
- ตัวตรวจสอบสถานะซึ่งตรวจสอบสัญญาณสถานะจาก IP อินเทอร์เฟซหน่วยความจำภายนอกและตัวสร้างทราฟฟิก เพื่อส่งสัญญาณสถานะผ่านหรือไม่ผ่านโดยรวม
รูปที่ 10 การออกแบบการจำลอง เช่นample
Exampแท็บส่วนต่อประสานการออกแบบ
ตัวแก้ไขพารามิเตอร์ประกอบด้วย Exampแท็บ le Designs ซึ่งช่วยให้คุณกำหนดพารามิเตอร์และสร้างการออกแบบของคุณได้ เช่นampเลส.
อินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex FPGA IP Design Example คู่มือผู้ใช้เอกสารสำคัญ
เวอร์ชัน IP เหมือนกับซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชันสูงสุด v19.1 จากซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชัน 19.2 หรือใหม่กว่า IP จะมีรูปแบบการกำหนดเวอร์ชัน IP ใหม่ หากไม่มีรายการเวอร์ชันหลักของ IP ให้ใช้คู่มือผู้ใช้สำหรับเวอร์ชันหลักของ IP ก่อนหน้า
ประวัติการแก้ไขเอกสารสำหรับอินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex FPGA IP Design เช่นample คู่มือผู้ใช้
| เวอร์ชันเอกสาร | รุ่น Intel Quartus Prime | IPVersion | การเปลี่ยนแปลง |
| 2021.06.21 | 21.2 | 2.4.2 | ใน การออกแบบอดีตampการเริ่มต้นอย่างรวดเร็ว บท:
• เพิ่มบันทึกย่อให้กับ การคอมไพล์และการเขียนโปรแกรม Intel Agilex EMIF Design Example หัวข้อ. • แก้ไขชื่อเรื่องของ การสร้างตัวอย่างการออกแบบampด้วยตัวเลือกดีบักการปรับเทียบ หัวข้อ. • เพิ่มการ การสร้างตัวอย่างการออกแบบampด้วยตัวเลือกการกำหนดค่า TG และ การเปิดใช้งานเครื่องกำเนิดทราฟฟิกในการออกแบบ เช่นample หัวข้อ • แก้ไขขั้นตอนที่ 2, 3 และ 4 อัปเดตตัวเลขหลายตัว และเพิ่มบันทึกใน การใช้การออกแบบเช่นampด้วยชุดเครื่องมือดีบัก EMIF หัวข้อ. |
| 2021.03.29 | 21.1 | 2.4.0 | ใน การออกแบบอดีตampการเริ่มต้นอย่างรวดเร็ว บท:
• เพิ่มบันทึกย่อให้กับ การสร้างการออกแบบ EMIF ที่สังเคราะห์ได้ เช่นample และ การสร้างการออกแบบ EMIF เช่นample สำหรับการจำลอง หัวข้อ • ปรับปรุงการ File แผนภาพโครงสร้างใน การสร้างการออกแบบ EMIF เช่นample สำหรับการจำลอง หัวข้อ. |
| 2020.12.14 | 20.4 | 2.3.0 | ใน การออกแบบอดีตampการเริ่มต้นอย่างรวดเร็ว บทได้ทำการเปลี่ยนแปลงดังต่อไปนี้:
• ปรับปรุงการ การสร้างการออกแบบ EMIF ที่สังเคราะห์ได้ เช่นample หัวข้อที่จะรวมการออกแบบ multi-EMIF • อัพเดตรูปภาพสำหรับขั้นตอนที่ 3 ใน การสร้างการออกแบบ EMIF เช่นample สำหรับการจำลอง หัวข้อ. |
| 2020.10.05 | 20.3 | 2.3.0 | ใน การออกแบบอดีตample คู่มือเริ่มต้นใช้งานฉบับย่อ บทได้ทำการเปลี่ยนแปลงดังต่อไปนี้:
• ใน การสร้างโครงการ EMIFอัปเดตรูปภาพในขั้นตอนที่ 6 • ใน การสร้างการออกแบบ EMIF ที่สังเคราะห์ได้ เช่นampleอัปเดตตัวเลขในขั้นตอนที่ 3 • ใน การสร้างการออกแบบ EMIF เช่นample สำหรับการจำลองอัปเดตตัวเลขในขั้นตอนที่ 3 • ใน การจำลองกับการใช้ฮาร์ดแวร์แก้ไขคำผิดเล็กน้อยในตารางที่สอง • ใน การใช้การออกแบบเช่นampด้วยชุดเครื่องมือดีบัก EMIFแก้ไขขั้นตอนที่ 6 เพิ่มขั้นตอนที่ 7 และ 8 |
| ต่อเนื่อง… | |||
| เวอร์ชันเอกสาร | รุ่น Intel Quartus Prime | IPVersion | การเปลี่ยนแปลง |
| 2020.04.13 | 20.1 | 2.1.0 | • ใน เกี่ยวกับ บทแก้ไขตารางใน
ข้อมูลการเปิดตัว หัวข้อ. • ใน การออกแบบอดีตample คู่มือเริ่มต้นใช้งานฉบับย่อ บท: — แก้ไขขั้นตอนที่ 7 และรูปภาพที่เกี่ยวข้องใน การสร้างการออกแบบ EMIF ที่สังเคราะห์ได้ เช่นample หัวข้อ. — แก้ไข สร้างการออกแบบเช่นampเลอด้วยตัวเลือกการดีบัก หัวข้อ. — แก้ไข การใช้การออกแบบเช่นampด้วยชุดเครื่องมือดีบัก EMIF หัวข้อ. |
| 2019.12.16 | 19.4 | 2.0.0 | • ใน การออกแบบอดีตampการเริ่มต้นอย่างรวดเร็ว บท:
— อัปเดตภาพประกอบในขั้นตอนที่ 6 ของ การสร้างโครงการ EMIF หัวข้อ. — อัปเดตภาพประกอบในขั้นตอนที่ 4 ของ การสร้างการออกแบบ EMIF ที่สังเคราะห์ได้ เช่นample หัวข้อ. — อัปเดตภาพประกอบในขั้นตอนที่ 4 ของ การสร้างการออกแบบ EMIF เช่นample สำหรับการจำลอง หัวข้อ. — แก้ไขขั้นตอนที่ 5 ใน การสร้างการออกแบบ EMIF เช่นample สำหรับการจำลอง หัวข้อ. — แก้ไข แนวทางพินทั่วไป และ ธนาคารที่อยู่ติดกัน ส่วนต่างๆของ ตำแหน่งพินสำหรับ Intel Agilex EMIF IP หัวข้อ. |
| 2019.10.18 | 19.3 | • ใน การสร้างโครงการ EMIF หัวข้อ อัพเดตรูปภาพด้วยจุดที่ 6
• ใน การสร้างและกำหนดค่า EMIF IP หัวข้อ อัพเดตรูปภาพด้วยขั้นตอนที่ 1 • ในตารางใน แนวทางแก้ไขพารามิเตอร์ Intel Agilex EMIF หัวข้อ เปลี่ยนคำอธิบายสำหรับ กระดาน แท็บ • ใน การสร้างการออกแบบ EMIF ที่สังเคราะห์ได้ เช่นample และ การสร้างการออกแบบ EMIF เช่นample สำหรับการจำลอง หัวข้ออัพเดตรูปภาพในขั้นตอนที่ 3 ของแต่ละหัวข้อ • ใน การสร้างการออกแบบ EMIF เช่นample สำหรับการจำลอง หัวข้อ, อัปเดต การออกแบบการจำลองที่สร้างขึ้น เช่นample File โครงสร้าง รูปและแก้ไขหมายเหตุตามรูป • ใน การสร้างการออกแบบ EMIF ที่สังเคราะห์ได้ เช่นample หัวข้อ เพิ่มขั้นตอนและรูปภาพสำหรับหลายอินเทอร์เฟซ |
|
| 2019.07.31 | 19.2 | 1.2.0 | • เพิ่ม เกี่ยวกับอินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex FPGA IP บทและข้อมูลการเผยแพร่
• อัปเดตวันที่และหมายเลขเวอร์ชัน • การปรับปรุงเล็กน้อยให้กับ การออกแบบการสังเคราะห์ เช่นample รูปร่างใน การออกแบบการสังเคราะห์ เช่นample หัวข้อ. |
| 2019.04.02 | 19.1 | • การเปิดตัวครั้งแรก |
ประวัติการแก้ไขเอกสารสำหรับอินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex FPGA IP Design เช่นample คู่มือผู้ใช้
เอกสาร / แหล่งข้อมูล
 |
Intel UG-20219 อินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex FPGA IP Design เช่นample [พีดีเอฟ] คู่มือการใช้งาน UG-20219 อินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex FPGA IP Design ExampUG-20219, อินเทอร์เฟซหน่วยความจำภายนอก Intel Agilex FPGA IP Design เช่นampอินเทอร์เฟซ Intel Agilex FPGA IP Design เช่นampเช่น Agilex FPGA IP Designample |
