UG-20219 Externa minnesgränssnitt Intel Agilex FPGA IP Design Example
Om de externa minnesgränssnitten Intel® Agilexâ„¢ FPGA IP
Releaseinformation
IP-versioner är desamma som Intel® Quartus® Prime Design Suite-programvaruversioner upp till v19.1. Från Intel Quartus Prime Design Suite version 19.2 eller senare har IP-kärnor ett nytt IP-versionsschema. IP-versionsschemat (XYZ)-numret ändras från en programversion till en annan. En förändring i:
- X indikerar en större revidering av IP. Om du uppdaterar din Intel Quartus Prime-programvara måste du återskapa IP:n.
- Y anger att IP-adressen innehåller nya funktioner. Återskapa din IP för att inkludera dessa nya funktioner.
- Z indikerar att IP-adressen innehåller mindre ändringar. Återskapa din IP för att inkludera dessa ändringar.
Punkt Beskrivning IP-version 2.4.2 Intel Quartus Prime 21.2 Releasedatum 2021.06.21
Design Example Snabbstartguide för externa minnesgränssnitt Intel Agilex™ FPGA IP
En automatiserad design example flow är tillgängligt för Intel Agilex™ externa minnesgränssnitt. Generera example Designs-knappen på Exampfliken Designs låter dig specificera och generera syntes och simuleringsdesign example file uppsättningar som du kan använda för att validera din EMIF IP. Du kan skapa en design exampfil som matchar Intel FPGA-utvecklingssatsen, eller för någon EMIF IP som du genererar. Du kan använda designen example för att hjälpa din utvärdering, eller som utgångspunkt för ditt eget system.
Allmän design Example Arbetsflöden
Skapa ett EMIF-projekt
För Intel Quartus Prime-programvaruversion 17.1 och senare måste du skapa ett Intel Quartus Prime-projekt innan du genererar EMIF IP och designex.ample.
- Starta programvaran Intel Quartus Prime och välj File ➤ Ny projektguide. Klicka på Nästa. Design Example Snabbstartguide för externa minnesgränssnitt Intel Agilex™ FPGA IP
- Ange en katalog ( ), ett namn för Intel Quartus Prime-projektet ( ), och ett designenhetsnamn på toppnivå ( ) som du vill skapa. Klicka på Nästa.
- Kontrollera att Empty Project är valt. Klicka på Nästa två gånger.
- Under Familj väljer du Intel Agilex.
- Ange enhetens artikelnummer under Namnfilter.
- Under Tillgängliga enheter väljer du lämplig enhet.
- Klicka på Slutför.
Generera och konfigurera EMIF IP
Följande steg illustrerar hur man genererar och konfigurerar EMIF IP. Denna genomgång skapar ett DDR4-gränssnitt, men stegen är liknande för andra protokoll. (Dessa steg följer IP Catalog (fristående) flödet; om du väljer att använda flödet för plattformsdesigner (system) istället, är stegen liknande.)
- I fönstret IP Catalog väljer du External Memory Interfaces Intel Agilex FPGA IP. (Om IP-katalogfönstret inte är synligt, välj View ➤ IP-katalog.)
- I IP Parameter Editor, ange ett enhetsnamn för EMIF IP (namnet som du anger här blir file namn för IP) och ange en katalog. Klicka på Skapa.
- Parameterredigeraren har flera flikar där du måste konfigurera parametrar för att återspegla din EMIF-implementering.
Intel Agilex EMIF Parameter Editor Riktlinjer
Det här avsnittet ger vägledning på hög nivå för att parametrisera flikarna i Intel Agilex EMIF IP-parameterredigerare.
Tabell 1. Riktlinjer för EMIF Parameter Editor
| Parameter Editor Tab | Riktlinjer |
| Allmän | Se till att följande parametrar har angetts korrekt:
• Hastighetsgraden för enheten. • Minnets klockfrekvens. • PLL-referensklockfrekvensen. |
| Minne | • Se databladet för din minnesenhet för att ange parametrarna på Minne flik.
• Du bör också ange en specifik plats för ALERT#-stiftet. (Gäller endast DDR4-minnesprotokoll.) |
| Mem I/O | • För inledande projektundersökningar kan du använda standardinställningarna på
Mem I/O flik. • För avancerad designvalidering bör du utföra kortsimulering för att erhålla optimala termineringsinställningar. |
| FPGA I/O | • För inledande projektundersökningar kan du använda standardinställningarna på
FPGA I/O flik. • För avancerad designvalidering bör du utföra kortsimulering med tillhörande IBIS-modeller för att välja lämpliga I/O-standarder. |
| Mem Timing | • För inledande projektundersökningar kan du använda standardinställningarna på
Mem Timing flik. • För avancerad designvalidering bör du ange parametrar enligt din minnesenhets datablad. |
| Kontroller | Ställ in styrenhetens parametrar enligt önskad konfiguration och beteende för din minnesstyrenhet. |
| Diagnostik | Du kan använda parametrarna på Diagnostik fliken för att hjälpa till med att testa och felsöka ditt minnesgränssnitt. |
| Example Designs | De Example Designs fliken låter dig skapa design examples för syntes och för simulering. Den genererade designen example är ett komplett EMIF-system som består av EMIF IP och en drivrutin som genererar slumpmässig trafik för att validera minnesgränssnittet. |
För detaljerad information om individuella parametrar, se lämpligt kapitel för ditt minnesprotokoll i External Memory Interfaces Intel Agilex FPGA IP User Guide.
Generera den syntetiserbara EMIF-designen Example
För Intel Agilex utvecklingssats räcker det att lämna de flesta av Intel Agilex EMIF IP-inställningarna på sina standardvärden. För att generera den syntetiserbara designen example, följ dessa steg:
- På Examppå fliken Designs, se till att rutan Syntes är markerad.
- Om du implementerar ett enda gränssnitt, exampkonfigurera EMIF IP:n och klicka File➤ Spara för att spara den aktuella inställningen i användarens IP-variant file ( .ip).
- Om du implementerar ett exampFör design med flera gränssnitt, specificera Antal IP:er till önskat antal gränssnitt. Du kan se det totala antalet EMIF-ID samma som det valda antalet IP-adresser. Följ dessa steg för att konfigurera varje gränssnitt:
- Välj Cal-IP för att ange anslutningen av gränssnittet till Calibration IP.
- Konfigurera EMIF IP i enlighet med detta i alla Parameter Editor Tab.
- Återgå till exampfliken Design och klicka på Capture på önskat EMIF ID.
- Upprepa steg a till c för alla EMIF-ID.
- Du kan klicka på knappen Rensa för att ta bort de infångade parametrarna och upprepa steg a till c för att göra ändringar i EMIF IP.
- Klick File➤ Spara för att spara den aktuella inställningen i användarens IP-variant file ( .ip).
- Om du implementerar ett enda gränssnitt, exampkonfigurera EMIF IP:n och klicka File➤ Spara för att spara den aktuella inställningen i användarens IP-variant file ( .ip).
- Klicka på Generera example Design i det övre högra hörnet av fönstret.
- Ange en katalog för EMIF-designen example och klicka på OK. Framgångsrik generering av EMIF-designen example skapar följande fileställs in under en qii-katalog.
- Klick File ➤ Avsluta för att stänga IP Parameter Editor Pro-fönstret. Systemet frågar: Senaste ändringarna har inte genererats. Generera nu? Klicka på Nej för att fortsätta med nästa flöde.
- För att öppna example design, klicka File ➤ Öppna Project och navigera till /ample_name>/qii/ed_synth.qpf och klicka på Öppna.
Notera: För information om sammanställning och programmering av designen example, hänvisa till
Kompilera och programmera Intel Agilex EMIF Design Example.
Figur 4. Genererad syntetiserbar design Example File Strukturera
För information om att konstruera ett system med två eller flera externa minnesgränssnitt, se Skapa ett designexampmed flera EMIF-gränssnitt, i External Memory Interfaces Intel Agilex FPGA IP User Guide. För information om felsökning av flera gränssnitt, se Aktivera EMIF Toolkit i en befintlig design, i External Memory Interfaces Intel Agilex FPGA IP User Guide.
Notera: Om du inte markerar kryssrutan Simulering eller Syntes, innehåller målkatalogen endast Platform Designer-design files, som inte är kompilerade av Intel Quartus Prime-programvaran direkt, men som du kan view eller redigera i plattformsdesignern. I den här situationen kan du köra följande kommandon för att generera syntes och simulering file set.
- För att skapa ett kompilerbart projekt måste du köra quartus_sh -t make_qii_design.tclscript i målkatalogen.
- För att skapa ett simuleringsprojekt måste du köra scriptet quartus_sh -t make_sim_design.tcl i målkatalogen.
Notera: Om du har skapat en design example och sedan göra ändringar i den i parametereditorn, måste du återskapa designen example för att se dina ändringar implementerade. Den nygenererade designen example skriver inte över den befintliga designen example files.
Generera EMIF Design Example för simulering
För Intel Agilex utvecklingssats räcker det att lämna de flesta av Intel Agilex EMIF IP-inställningarna på sina standardvärden. För att generera designen example för simulering, följ dessa steg:
- På Examppå fliken Designs, se till att rutan Simulering är markerad. Välj också önskat Simulation HDL-format, antingen Verilog eller VHDL.
- Konfigurera EMIF IP och klicka File ➤ Spara för att spara den aktuella inställningen i användarens IP-variant file ( .ip).
- Klicka på Generera example Design i det övre högra hörnet av fönstret.
- Ange en katalog för EMIF-designen example och klicka på OK. Framgångsrik generering av EMIF-designen example skapar flera file uppsättningar för olika simulatorer som stöds, under en sim/ed_sim-katalog.
- Klick File ➤ Avsluta för att stänga IP Parameter Editor Pro-fönstret. Systemet frågar: Senaste ändringarna har inte genererats. Generera nu? Klicka på Nej för att fortsätta med nästa flöde.
Genererad simuleringsdesign Example File Strukturera
Notera: De externa minnesgränssnitten Intel Agilex FPGA IP stöder för närvarande endast VCS-, ModelSim/QuestaSim- och Xcelium-simulatorerna. Ytterligare simulatorstöd planeras i framtida utgåvor.
Notera: Om du inte markerar kryssrutan Simulering eller Syntes, innehåller målkatalogen endast Platform Designer-design files, som inte är kompilerade av Intel Quartus Prime-programvaran direkt, men som du kan view eller redigera i plattformsdesignern. I den här situationen kan du köra följande kommandon för att generera syntes och simulering file set.
- För att skapa ett kompilerbart projekt måste du köra scriptet quartus_sh -t make_qii_design.tcl i målkatalogen.
- För att skapa ett simuleringsprojekt måste du köra scriptet quartus_sh -t make_sim_design.tcl i målkatalogen.
Notera: Om du har skapat en design example och sedan göra ändringar i den i parametereditorn, måste du återskapa designen example för att se dina ändringar implementerade. Den nygenererade designen example skriver inte över den befintliga designen example files.
Simulering kontra hårdvaruimplementering
För simulering av externt minnesgränssnitt kan du välja antingen hoppa över kalibrering eller fullständig kalibrering på fliken Diagnostik under IP-generering.
EMIF-simuleringsmodeller
Den här tabellen jämför egenskaperna för modellerna för hopparkalibrering och fullständig kalibrering.
Tabell 2. EMIF-simuleringsmodeller: Hoppa över kalibrering kontra fullständig kalibrering
| Hoppa över kalibrering | Fullständig kalibrering |
| Simulering på systemnivå med fokus på användarlogik. | Minnesgränssnittssimulering med fokus på kalibrering. |
| Detaljer om kalibrering registreras inte. | Fångar alla stagkalibrering. |
| Har förmåga att lagra och hämta data. | Inkluderar utjämning, snedställning per bit, etc. |
| Representerar exakt effektivitet. | |
| Tänker inte på brädas skevhet. | |
RTL-simulering kontra hårdvaruimplementering
Den här tabellen belyser viktiga skillnader mellan EMIF-simulering och hårdvaruimplementering.
Tabell 3. EMIF RTL-simulering kontra maskinvaruimplementering
| RTL-simulering | Hårdvaruimplementering |
| Nios®-initiering och kalibreringskod körs parallellt. | Nios initiering och kalibreringskod körs sekventiellt. |
| Gränssnitt hävdar cal_done-signal samtidigt i simulering. | Montöroperationer bestämmer kalibreringsordningen, och gränssnitt hävdar inte cal_done samtidigt. |
Du bör köra RTL-simuleringar baserade på trafikmönster för din designs applikation. Observera att RTL-simulering inte modellerar PCB-spårningsfördröjningar som kan orsaka en diskrepans i latens mellan RTL-simulering och hårdvaruimplementering.
Simulering av externt minnesgränssnitt IP med ModelSim
Denna procedur visar hur man simulerar EMIF-designen example.
- Starta Mentor Graphics* ModelSim-programvaran och välj File ➤ Ändra katalog. Navigera till katalogen sim/ed_sim/mentor i den genererade designen example mapp.
- Kontrollera att Transcript-fönstret visas längst ned på skärmen. Om transkriptionsfönstret inte är synligt, visa det genom att klicka View ➤ Avskrift.
- I Transcript-fönstret, kör source msim_setup.tcl.
- När källan msim_setup.tcl är klar kör du ld_debug i Transcript-fönstret.
- När ld_debug har körts klart kontrollerar du att objektfönstret visas. Om objektfönstret inte är synligt, visa det genom att klicka View ➤ Objekt.
- I objektfönstret väljer du de signaler som du vill simulera genom att högerklicka och välja Lägg till våg.
- När du är klar med att välja signalerna för simulering, kör run -all i Transcript-fönstret. Simuleringen pågår tills den är klar.
- Om simuleringen inte är synlig, klicka View ➤ Vinka.
Stiftplacering för Intel Agilex EMIF IP
Det här avsnittet ger riktlinjer för placering av nålar.
Överview
Intel Agilex FPGA har följande struktur:
- Varje enhet innehåller upp till 8 I/O-banker.
- Varje I/O-bank innehåller 2 sub-I/O-banker.
- Varje sub-I/O-bank innehåller 4 banor.
- Varje körfält innehåller 12 I/O-stift (GPIO) för allmänna ändamål.
Allmänna pin-riktlinjer
Följande är allmänna riktlinjer för stift.
Notera: För mer detaljerad pininformation, se avsnittet Intel Agilex FPGA EMIF IP Pin och resursplanering i det protokollspecifika kapitlet för ditt externa minnesprotokoll, i Externa Memory Interfaces Intel Agilex FPGA IP User Guide.
- Se till att stiften för ett givet externt minnesgränssnitt finns inom samma I/O-rad.
- Gränssnitt som spänner över flera banker måste uppfylla följande krav:
- Bankerna måste ligga intill varandra. För information om angränsande banker, se ämnet EMIF Architecture: I/O Bank i External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Alla adresser och kommandon och tillhörande stift måste finnas inom en enda delbank.
- Adress- och kommando- och datastift kan dela en underbank under följande villkor:
- Adress- och kommando- och datastift kan inte dela en I/O-bana.
- Endast en oanvänd I/O-bana i adress- och kommandobanken kan innehålla datastift.
Tabell 4. Allmänna stiftbegränsningar
| Signaltyp | Tvång |
| Data Strobe | Alla signaler som tillhör en DQ-grupp måste ligga i samma I/O-bana. |
| Data | Relaterade DQ-stift måste finnas i samma I/O-bana. För protokoll som inte stöder dubbelriktade datalinjer, bör lässignaler grupperas separat från skrivsignaler. |
| Adress och kommando | Adress- och kommandonålar måste finnas på fördefinierade platser inom en I/O-underbank. |
Notera: För mer detaljerad pininformation, se avsnittet Intel Agilex FPGA EMIF IP Pin och resursplanering i det protokollspecifika kapitlet för ditt externa minnesprotokoll, i Externa Memory Interfaces Intel Agilex FPGA IP User Guide.
- Se till att stiften för ett givet externt minnesgränssnitt finns inom samma I/O-rad.
- Gränssnitt som spänner över flera banker måste uppfylla följande krav:
- Bankerna måste ligga intill varandra. För information om angränsande banker, se ämnet EMIF Architecture: I/O Bank i External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Alla adresser och kommandon och tillhörande stift måste finnas inom en enda delbank.
- Adress- och kommando- och datastift kan dela en underbank under följande villkor:
- Adress- och kommando- och datastift kan inte dela en I/O-bana.
- Endast en oanvänd I/O-bana i adress- och kommandobanken kan innehålla datastift.
Generera ett designexample med TG Configuration Option
Den genererade EMIF-designen example inkluderar ett trafikgeneratorblock (TG). Som standard är designen example använder ett enkelt TG-block (altera_tg_avl) som bara kan återställas för att återstarta ett hårdkodat trafikmönster. Om det behövs kan du välja att aktivera en konfigurerbar trafikgenerator (TG2) istället. I den konfigurerbara trafikgeneratorn (TG2) (altera_tg_avl_2) kan du konfigurera trafikmönstret i realtid genom kontrollregister – vilket innebär att du inte behöver kompilera om designen för att ändra eller starta om trafikmönstret. Denna trafikgenerator ger fin kontroll över typen av trafik som den skickar på EMIF-kontrollgränssnittet. Dessutom tillhandahåller den statusregister som innehåller detaljerad felinformation.
Aktivera Traffic Generator i en Design Example
Du kan aktivera den konfigurerbara trafikgeneratorn från fliken Diagnostik i EMIF-parameterredigeraren. För att aktivera den konfigurerbara trafikgeneratorn, aktivera Använd konfigurerbar Avalon trafikgenerator 2.0 på fliken Diagnostik.
Figur 6.
- Du kan välja att inaktivera standardtrafikmönstrettage eller den användarkonfigurerade trafikentage, men du måste ha minst en stage aktiverad. För information om dessa stages, se Standardtrafikmönster och användarkonfigurerat trafikmönster i användarhandboken för externa minnesgränssnitt för Intel Agilex FPGA IP.
- TG2-testets varaktighetsparameter gäller endast standardtrafikmönstret. Du kan välja en testlängd på kort, medium eller oändlig.
- Du kan välja något av två värden för parametern TG2 Configuration Interface Mode:
- JTAG: Tillåter användning av ett GUI i systemkonsolen. För mer information, se Traffic Generator Configuration Interface i External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Exportera: Tillåter användning av anpassad RTL-logik för att styra trafikmönstret.
Med hjälp av Design Example med EMIF Debug Toolkit
Innan du startar EMIF Debug Toolkit, se till att du har konfigurerat din enhet med en programmering file som har EMIF Debug Toolkit aktiverat. För att starta EMIF Debug Toolkit, följ dessa steg:
- I Intel Quartus Prime-programvaran öppnar du systemkonsolen genom att välja Verktyg ➤ Systemfelsökningsverktyg ➤ Systemkonsol.
- [Hoppa över det här steget om ditt projekt redan är öppet i Intel Quartus Prime-programvaran.] I systemkonsolen laddar du SRAM-objektet file (.sof) som du programmerade kortet med (som beskrivs i Förutsättningar för att använda EMIF Debug Toolkit, i External Memory Interfaces Intel Agilex FPGA IP User Guide).
- Välj instanser att felsöka.
- Välj EMIF Calibration Debug Toolkit för EMIF-kalibreringsfelsökning, som beskrivs i Generera ett designex.ample med alternativet Kalibreringsfelsökning. Alternativt kan du välja EMIF TG Configuration Toolkit för trafikgeneratorfelsökning, som beskrivs i Generera ett designex.ample med TG Configuration Option.
- Klicka på Öppna verktygslåda för att öppna huvudet view av EMIF Debug Toolkit.
- Om det finns flera EMIF-instanser i den programmerade designen, välj kolumnen (sökväg till JTAG master) och minnesgränssnitts-ID för EMIF-instansen för vilken verktygslådan ska aktiveras.
- Klicka på Aktivera gränssnitt för att tillåta verktygslådan att läsa gränssnittsparametrar och kalibreringsstatus.
- Du måste felsöka ett gränssnitt åt gången; För att ansluta till ett annat gränssnitt i designen måste du därför först avaktivera det aktuella gränssnittet.
Följande är examprapporter från EMIF Calibration Debug Toolkit och EMIF TG Configuration Toolkit:.
Notera: För detaljer om kalibreringsfelsökning, se Felsökning med External Memory Interface Debug Toolkit, i External Memory Interfaces Intel Agilex FPGA IP User Guide.
Notera: För detaljer om trafikgeneratorfelsökning, se Traffic Generator Configuration User Interface, i External Memory Interfaces Intel Agilex FPGA IP User Guide.
Design Example Beskrivning för externa minnesgränssnitt Intel Agilex FPGA IP
När du parametrerar och genererar din EMIF IP kan du ange att systemet skapar kataloger för simulering och syntes file uppsättningar och generera file ställs in automatiskt. Om du väljer Simulering eller Syntes under Example Design Files på ExampPå fliken Designs skapar systemet en komplett simulering file set eller en fullständig syntes file ställ in i enlighet med ditt val.
Syntesdesign Example
Syntesdesignen example innehåller de stora blocken som visas i figuren nedan.
- En trafikgenerator, som är en syntetiserbar Avalon®-MM exampen drivrutin som implementerar ett pseudo-slumpmässigt mönster av läsningar och skrivningar till ett parametriserat antal adresser. Trafikgeneratorn övervakar också data som läses från minnet för att säkerställa att den matchar de skrivna data och hävdar ett fel på annat sätt.
- En instans av minnesgränssnittet, som inkluderar:
- En minneskontroller som modererar mellan Avalon-MM-gränssnittet och AFI-gränssnittet.
- PHY, som fungerar som ett gränssnitt mellan minneskontrollern och externa minnesenheter för att utföra läs- och skrivoperationer.
Figur 7. Syntesdesign Example
Notera: Om en eller flera av parametrarna för PLL-delningsläge, DLL-delningsläge eller OCT-delningsläge är inställda på något annat värde än Ingen delning, t.ex.ample kommer att innehålla två trafikgenerator/minnesgränssnittsinstanser. De två trafikgenerator-/minnesgränssnittsinstanserna är endast relaterade till delade PLL/DLL/OCT-anslutningar som definieras av parameterinställningarna. Förekomsterna av trafikgeneratorn/minnesgränssnittet visar hur du kan göra sådana anslutningar i dina egna konstruktioner.
Simuleringsdesign Example
Simuleringsdesignen example innehåller de stora blocken som visas i följande figur.
- Ett exempel på syntesdesignen example. Som beskrivits i föregående avsnitt, syntesdesignen example innehåller en trafikgenerator, kalibreringskomponent och en instans av minnesgränssnittet. Dessa block använder som standard abstrakta simuleringsmodeller där det är lämpligt för snabb simulering.
- En minnesmodell, som fungerar som en generisk modell som följer minnesprotokollspecifikationerna. Ofta tillhandahåller minnesleverantörer simuleringsmodeller för sina specifika minneskomponenter som du kan ladda ner från deras webwebbplatser.
- En statuskontroll, som övervakar statussignalerna från det externa minnesgränssnittet IP och trafikgeneratorn, för att signalera ett övergripande godkänt eller misslyckat tillstånd.
Figur 10. Simuleringsdesign Example
Example Designs Interface Tab
Parameterredigeraren innehåller ett exampfliken Designs som låter dig parametrisera och generera din design examples.
Externa minnesgränssnitt Intel Agilex FPGA IP Design Example User Guide Archives
IP-versioner är desamma som Intel Quartus Prime Design Suite-programvaruversioner upp till v19.1. Från Intel Quartus Prime Design Suite version 19.2 eller senare har IP-adresser ett nytt IP-versionssystem. Om en IP-kärnversion inte finns med i listan gäller användarhandboken för den tidigare IP-kärnversionen.
Dokumentversionshistorik för externa minnesgränssnitt Intel Agilex FPGA IP-design Example Användarhandbok
| Dokumentversion | Intel Quartus Prime-version | IP-version | Ändringar |
| 2021.06.21 | 21.2 | 2.4.2 | I den Design Example Snabbstart kapitel:
• Lade till en anteckning till Kompilera och programmera Intel Agilex EMIF Design Example ämne. • Ändrade titeln på Generera ett designexample med alternativet Kalibreringsfelsökning ämne. • Lade till Generera ett designexample med TG Configuration Option och Aktivera Traffic Generator i en Design Example ämnen. • Ändrade steg 2, 3 och 4, uppdaterade flera siffror och lade till en anteckning i Med hjälp av Design Example med EMIF Debug Toolkit ämne. |
| 2021.03.29 | 21.1 | 2.4.0 | I den Design Example Snabbstart kapitel:
• Lade till en anteckning till Generera den syntetiserbara EMIF-designen Example och Generera EMIF Design Example för simulering ämnen. • Uppdaterade File Strukturdiagram i Generera EMIF Design Example för simulering ämne. |
| 2020.12.14 | 20.4 | 2.3.0 | I den Design Example Snabbstart kapitel, gjorde följande ändringar:
• Uppdaterade Generera den syntetiserbara EMIF-designen Example ämne för att inkludera multi-EMIF-designer. • Uppdaterade figuren för steg 3, i Generera EMIF Design Example för simulering ämne. |
| 2020.10.05 | 20.3 | 2.3.0 | I den Design Example Snabbstartguide kapitel, gjorde följande ändringar:
• I Skapa ett EMIF-projekt, uppdaterade bilden i steg 6. • I Generera den syntetiserbara EMIF-designen Example, uppdaterade figuren i steg 3. • I Generera EMIF Design Example för simulering, uppdaterade figuren i steg 3. • I Simulering kontra hårdvaruimplementering, korrigerade ett mindre stavfel i den andra tabellen. • I Med hjälp av Design Example med EMIF Debug Toolkit, ändrade steg 6, lade till steg 7 och 8. |
| fortsatt… | |||
| Dokumentversion | Intel Quartus Prime-version | IP-version | Ändringar |
| 2020.04.13 | 20.1 | 2.1.0 | • I Om kapitel, ändrade tabellen i
Releaseinformation ämne. • I Design Example Snabbstartguide kapitel: — Ändrade steg 7 och tillhörande bild, i Generera den syntetiserbara EMIF-designen Example ämne. — Ändrade Generera Design Example med felsökningsalternativet ämne. — Ändrade Med hjälp av Design Example med EMIF Debug Toolkit ämne. |
| 2019.12.16 | 19.4 | 2.0.0 | • I Design Example Snabbstart kapitel:
— Uppdaterade illustrationen i steg 6 i Skapa ett EMIF-projekt ämne. — Uppdaterade illustrationen i steg 4 i Generera den syntetiserbara EMIF-designen Example ämne. — Uppdaterade illustrationen i steg 4 i Generera EMIF Design Example för simulering ämne. — Ändrad steg 5 i Generera EMIF Design Example för simulering ämne. — Ändrade Allmänna pin-riktlinjer och Intilliggande banker delar av Stiftplacering för Intel Agilex EMIF IP ämne. |
| 2019.10.18 | 19.3 | • I Skapa ett EMIF-projekt ämne, uppdaterade bilden med punkt 6.
• I Generera och konfigurera EMIF IP ämne, uppdaterade figuren med steg 1. • I tabellen i Intel Agilex EMIF Parameter Editor Riktlinjer ämne, ändrade beskrivningen för Styrelse flik. • I Generera den syntetiserbara EMIF-designen Example och Generera EMIF Design Example för simulering ämnen, uppdaterade bilden i steg 3 i varje ämne. • I Generera EMIF Design Example för simulering ämne, uppdaterade Genererad simuleringsdesign Example File Strukturera figur och ändrade anteckningen efter figuren. • I Generera den syntetiserbara EMIF-designen Example ämne, lagt till ett steg och en figur för flera gränssnitt. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • Lagt till Om de externa minnesgränssnitten Intel Agilex FPGA IP kapitel och releaseinformation.
• Uppdaterade datum och versionsnummer. • Mindre förbättringar av Syntesdesign Example figur i Syntesdesign Example ämne. |
| 2019.04.02 | 19.1 | • Initial release. |
Dokumentversionshistorik för externa minnesgränssnitt Intel Agilex FPGA IP-design Example Användarhandbok
Dokument/resurser
 |
intel UG-20219 Externa minnesgränssnitt Intel Agilex FPGA IP Design Example [pdf] Användarhandbok UG-20219 Externa minnesgränssnitt Intel Agilex FPGA IP Design Example, UG-20219, Externa minnesgränssnitt Intel Agilex FPGA IP Design Example, Gränssnitt Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example |
