UG-20219 mau mea hoʻomanaʻo waho Intel Agilex FPGA IP Design Example

E pili ana i nā Interfaces Memory External Intel® Agilexâ„¢ FPGA IP

Hoʻokuʻu ʻIke

Ua like nā mana IP me nā polokalamu polokalamu Intel® Quartus® Prime Design Suite a hiki i ka v19.1. Mai ka polokalamu polokalamu Intel Quartus Prime Design Suite 19.2 a i ʻole ma hope, loaʻa i nā cores IP kahi hoʻolālā hoʻololi IP hou. Hoʻololi ka helu IP versioning scheme (XYZ) mai kekahi polokalamu polokalamu i kekahi. He hoʻololi i:

• Hōʻike ʻo X i kahi hoʻoponopono nui o ka IP. Inā hōʻano hou ʻoe i kāu polokalamu Intel Quartus Prime, pono ʻoe e hana hou i ka IP.
• Hōʻike ʻo Y i ka IP me nā hiʻohiʻona hou. E hana hou i kāu IP e hoʻokomo i kēia mau hiʻohiʻona hou.
• Hōʻike ʻo Z i ka IP me nā loli liʻiliʻi. E hana hou i kāu IP e hoʻokomo i kēia mau hoʻololi.
  

  'ikamu	wehewehe
  Manaʻo IP	2.4.2
  Intel Quartus Prime	21.2
  Lā Hoʻokuʻu	2021.06.21

Hoʻolālā ExampʻO ke alakaʻi hoʻomaka wikiwiki no nā pilina hoʻomanaʻo waho Intel Agilex™ FPGA IP

He hoʻolālā automated exampLoaʻa ke kahe no nā kikowaena hoʻomanaʻo waho Intel Agilex™. ʻO ka Generate Example Hoʻolālā pihi ma ka Example Designs tab hiki iā ʻoe ke kuhikuhi a hoʻopuka i ka synthesis a me ka hoʻolālā simulation example file nā hoʻonohonoho āu e hoʻohana ai e hōʻoia i kāu EMIF IP. Hiki iā ʻoe ke hana i kahi hoʻolālā exampi kūpono i ka Intel FPGA development kit, a i ʻole no kekahi EMIF IP āu e hana ai. Hiki iā ʻoe ke hoʻohana i ka ex designample e kōkua i kāu loiloi, a i ʻole he wahi hoʻomaka no kāu ʻōnaehana ponoʻī.

Hoʻolālā Nui Example Nā Kaʻina Hana

Ke hana ʻana i kahi papahana EMIF

No kāna polokalamu polokalamu Intel Quartus Prime 17.1 a ma hope aku, pono ʻoe e hana i kahi papahana Intel Quartus Prime ma mua o ka hoʻokumu ʻana i ka EMIF IP a me ka hoʻolālā ex.ample.

1. E wehe i ka polokalamu Intel Quartus Prime a koho File ➤ Wizard Papahana Hou. Kaomi aku. Hoʻolālā ExampʻO ke alakaʻi hoʻomaka wikiwiki no nā pilina hoʻomanaʻo waho Intel Agilex™ FPGA IP
2. E wehewehe i kahi papa kuhikuhi ( ), he inoa no ka papahana Intel Quartus Prime ( ), a me kahi inoa mea hoʻolālā pae kiʻekiʻe ( ) āu e makemake ai e hana. Kaomi aku.
3. E hōʻoia ua koho ʻia ʻo Empty Project. Kaomi aku i ʻelua manawa.
4. Ma lalo o ka ʻohana, koho iā Intel Agilex.
5. Ma lalo o ke kānana inoa, e paʻi i ka helu ʻāpana.
6. Ma lalo o nā mea i loaʻa, koho i ka mea kūpono.
7. Kaomi Hoʻopau.

Hoʻokumu a hoʻonohonoho i ka EMIF IP

Hōʻike nā ʻanuʻu aʻe i ka hana a me ka hoʻonohonoho ʻana i ka EMIF IP. Hoʻokumu kēia walkthrough i kahi interface DDR4, akā like nā ʻanuʻu no nā protocols ʻē aʻe. (Ke hahai nei kēia mau ʻanuʻu i ke kahe IP Catalog (kūʻokoʻa); inā koho ʻoe e hoʻohana i ke kahe o ka Platform Designer (system), ua like nā ʻanuʻu.)

1. Ma ka puka aniani IP Catalog, koho i nā Interfaces Memory External Intel Agilex FPGA IP. (Inā ʻaʻole ʻike ʻia ka puka aniani IP Catalog, koho View ➤ IP Catalog.)
2. Ma ka IP Parameter Editor, hāʻawi i kahi inoa hui no ka EMIF IP (ʻo ka inoa āu e hāʻawi ai ma aneʻi e lilo i file inoa no ka IP) a kuhikuhi i kahi papa kuhikuhi. Kaomi Hana.
3. Loaʻa i ka mea hoʻoponopono hoʻoponopono nā ʻāpana he nui kahi e pono ai ʻoe e hoʻonohonoho i nā ʻāpana e hōʻike i kāu hoʻokō EMIF.

Intel Agilex EMIF Nā alakaʻi hoʻoponopono
Hāʻawi kēia kumuhana i ke alakaʻi kiʻekiʻe no ka hoʻohālikelike ʻana i nā pā i ka Intel Agilex EMIF IP parameter hoʻoponopono.

Papa 1. EMIF Nā Kūlana Luna Hoʻoponopono

Papa Hoʻoponopono Parameter	Nā alakaʻi
Generala	E hōʻoia i ka hoʻokomo pololei ʻana i kēia mau ʻāpana: • Ka māka māmā no ka mea. • Ke alapine o ka uaki hoʻomanaʻo. • Ka PLL kuhikuhi uaki alapinepine.
Hoʻomanaʻo	• E nānā i ka pepa ʻikepili no kāu mea hoʻomanaʻo e hoʻokomo i nā ʻāpana ma ka Hoʻomanaʻo pā. • Pono ʻoe e hoʻokomo i kahi kikoʻī no ka pine ALERT#. (E pili ana i ka protocol memory DDR4 wale nō.)
Mem I/O	• No nā noiʻi papahana mua, hiki iā ʻoe ke hoʻohana i nā hoʻonohonoho paʻamau ma ka Mem I/O pā. • No ka hōʻoia ʻana i ka hoʻolālā kiʻekiʻe, pono ʻoe e hana i ka simulation papa e kiʻi i nā hoʻonohonoho hoʻopau maikaʻi loa.
FPGA I/O	• No nā noiʻi papahana mua, hiki iā ʻoe ke hoʻohana i nā hoʻonohonoho paʻamau ma ka FPGA I/O pā. • No ka hōʻoia ʻana i ka hoʻolālā kiʻekiʻe, pono ʻoe e hana i ka simulation papa me nā hiʻohiʻona IBIS pili e koho i nā kūlana I/O kūpono.
ʻO ka manawa Mem	• No nā noiʻi papahana mua, hiki iā ʻoe ke hoʻohana i nā hoʻonohonoho paʻamau ma ka ʻO ka manawa Mem pā. • No ka hōʻoia ʻana i ka hoʻolālā kiʻekiʻe, pono ʻoe e hoʻokomo i nā ʻāpana e like me ka pepa ʻikepili o kāu mea hoʻomanaʻo.
Mea hooponopono	E hoʻonohonoho i nā ʻāpana hoʻoponopono e like me ka hoʻonohonoho ʻana a me ka hana i makemake ʻia no kāu mea hoʻoponopono hoʻomanaʻo.
ʻIkepili	Hiki iā ʻoe ke hoʻohana i nā ʻāpana ma ka ʻIkepili tab e kōkua i ka hoʻāʻo ʻana a me ka hoʻopau ʻana i kāu interface hoʻomanaʻo.
Example Designs	ʻO ka Example Designs hiki iā ʻoe ke hana i ka hoʻolālā examples no ka synthesis a no ka simulation. ʻO ka hoʻolālā hana exampʻO ia kahi ʻōnaehana EMIF piha me ka EMIF IP a me kahi mea hoʻokele e hoʻopuka i nā kaʻa kaʻa e hōʻoia i ka interface hoʻomanaʻo.

No ka ʻike kikoʻī e pili ana i nā ʻāpana pākahi, e nānā i ka mokuna kūpono no kāu kaʻina hoʻomanaʻo ma ka External Memory Interfaces Intel Agilex FPGA IP User Guide.

Hana ʻana i ka Synthesizable EMIF Design Example

No ka pahu hoʻomohala Intel Agilex, ua lawa ia e waiho i ka hapa nui o nā hoʻonohonoho IP Intel Agilex EMIF ma kā lākou mau waiwai paʻamau. No ka hana ʻana i ka hoʻolālā synthesizable example, e hahai i kēia mau ʻanuʻu:

1. Ma ka Example Designs tab, e hōʻoia i ka nānā ʻana i ka pahu Synthesis.
   • Inā ʻoe e hoʻokō nei i hoʻokahi interface exampe hoʻolālā, hoʻonohonoho i ka EMIF IP a kaomi File➤ Mālama e mālama i ka hoʻonohonoho o kēia manawa i ka hoʻololi IP mea hoʻohana file ( .ip).
     • Inā ʻoe e hoʻokō nei i kahi example hoʻolālā me nā pānaʻi he nui, e kuhikuhi i ka helu o nā IP i ka helu i makemake ʻia. Hiki iā ʻoe ke ʻike i ka huina o ka EMIF ID e like me ka helu o nā IP i koho ʻia. E hahai i kēia mau ʻanuʻu e hoʻonohonoho i kēlā me kēia interface:
   •  E koho i ka Cal-IP e kuhikuhi i ka pilina o ka interface i ka Calibration IP.
   • E hoʻonohonoho i ka EMIF IP e like me ia ma ka ʻaoʻao Parameter Editor Tab.
   • E hoʻi iā Example Design tab a kaomi Hopu ma ka EMIF ID makemake.
   • E hana hou i ka ʻanuʻu a i c no nā ID EMIF āpau.
   • Hiki iā ʻoe ke kaomi i ke pihi Hoʻomaʻemaʻe no ka wehe ʻana i nā ʻāpana i hopu ʻia a hana hou i ka ʻanuʻu a i c no ka hoʻololi ʻana i ka EMIF IP.
   • Kaomi File➤ Mālama e mālama i ka hoʻonohonoho o kēia manawa i ka hoʻololi IP mea hoʻohana file ( .ip).
2. Kaomi Generate Example Hoʻolālā ma ka ʻaoʻao ʻākau o ka puka makani.
3. E wehewehe i kahi papa kuhikuhi no ka hoʻolālā EMIF example a kaomi OK. He hanauna holomua o ka hoʻolālā EMIF example hana i keia filekau ma lalo o kahi papa kuhikuhi qii.
4. Kaomi File ➤ E haʻalele i ka puka aniani IP Parameter Editor Pro. Koi ka ʻōnaehana, ʻAʻole i hana ʻia nā loli hou. E hana i kēia manawa? Kaomi ʻAʻole e hoʻomau i ke kahe aʻe.
5. E wehe i ka example manao, kaomi File ➤ Open Project, a hoʻokele i ka /ample_name>/qii/ed_synth.qpf a kaomi wehe.
   Nānā: No ka ʻike e pili ana i ka hōʻuluʻulu ʻana a me ka hoʻolālā ʻana i ka hoʻolālā example, kuhikuhi i
   Hoʻopili a hoʻolālā i ka Intel Agilex EMIF Design Example.

Kiʻi 4. Hana ʻia ʻo Synthesizable Design Example File Hoʻolālā

No ka ʻike e pili ana i ke kūkulu ʻana i kahi ʻōnaehana me ʻelua a ʻoi aʻe paha nā mea hoʻomanaʻo hoʻomanaʻo waho, e nānā i ka Creating a Design Example me nā mea hoʻohana EMIF Nui, ma nā ʻaoʻao hoʻomanaʻo waho Intel Agilex FPGA IP User Guide. No ka ʻike e pili ana i ka hoʻopololei ʻana i nā kikowaena lehulehu, e nānā i ka Hoʻohana ʻana i ka pahu hana EMIF i kahi hoʻolālā e kū nei, ma ka ʻaoʻao hoʻomanaʻo waho Intel Agilex FPGA IP User Guide.

Nānā: Inā ʻaʻole ʻoe e koho i ka pahu helu Simulation a i ʻole Synthesis, aia wale nō ka hoʻolālā Platform Designer ma ka papa kuhikuhi wahi files, ʻaʻole i hui pū ʻia e ka polokalamu Intel Quartus Prime pololei, akā hiki iā ʻoe view a i ʻole hoʻoponopono ma ka Mea Hoʻolālā Platform. Ma kēia kūlana hiki iā ʻoe ke holo i kēia mau kauoha e hana i ka synthesis a me ka simulation file hoʻonohonoho.

• No ka hana ʻana i kahi papahana compilable, pono ʻoe e holo i ka quartus_sh -t make_qii_design.tclscript ma ka papa kuhikuhi kuhikuhi.
• No ka hana ʻana i kahi papahana hoʻohālikelike, pono ʻoe e holo i ka quartus_sh -t make_sim_design.tcl script ma ka papa kuhikuhi huakaʻi.

Nānā: Inā ua hana ʻoe i kahi hoʻolālā example a laila e hoʻololi iā ia i ka mea hoʻoponopono parameter, pono ʻoe e hana hou i ka hoʻolālā exampe ike i kou hoololi ana. ʻO ka hoʻolālā hana hou exampʻAʻole kākau ʻo le i ka hoʻolālā i loaʻa example files.

E hana ana i ka EMIF Design Example no ka Simulation

No ka pahu hoʻomohala Intel Agilex, ua lawa ia e waiho i ka hapa nui o nā hoʻonohonoho IP Intel Agilex EMIF ma kā lākou mau waiwai paʻamau. No ka hana ʻana i ka hoʻolālā example no ka simulation, e hahai i kēia mau ʻanuʻu:

1. Ma ka Example Designs tab, e hōʻoia i ka nānā ʻana i ka pahu Simulation. E koho pū i ke ʻano hoʻohālikelike Simulation HDL, ʻo Verilog a i ʻole VHDL.
2. E hoʻonohonoho i ka EMIF IP a kaomi File ➤ Mālama e mālama i ka hoʻonohonoho o kēia manawa i ka hoʻololi IP mea hoʻohana file ( .ip).
3. Kaomi Generate Example Hoʻolālā ma ka ʻaoʻao ʻākau o ka puka makani.
4. E wehewehe i kahi papa kuhikuhi no ka hoʻolālā EMIF example a kaomi OK. He hanauna holomua o ka hoʻolālā EMIF example hana nui file hoʻonohonoho no nā simulators kākoʻo like ʻole, ma lalo o kahi papa kuhikuhi sim/ed_sim.
5. Kaomi File ➤ E haʻalele i ka puka aniani IP Parameter Editor Pro. Koi ka ʻōnaehana, ʻAʻole i hana ʻia nā loli hou. E hana i kēia manawa? Kaomi ʻAʻole e hoʻomau i ke kahe aʻe.

Hana ʻia ka hoʻolālā hoʻohālike Example File Hoʻolālā

Nānā: Ke kākoʻo nei ka External Memory Interfaces Intel Agilex FPGA IP i nā simulators VCS, ModelSim/QuestaSim, a me Xcelium wale nō. Hoʻolālā ʻia ke kākoʻo simulator hou i nā hoʻokuʻu e hiki mai ana.

Nānā: Inā ʻaʻole ʻoe e koho i ka pahu helu Simulation a i ʻole Synthesis, aia wale nō ka hoʻolālā Platform Designer ma ka papa kuhikuhi wahi files, ʻaʻole i hui pū ʻia e ka polokalamu Intel Quartus Prime pololei, akā hiki iā ʻoe view a i ʻole hoʻoponopono ma ka Mea Hoʻolālā Platform. Ma kēia kūlana hiki iā ʻoe ke holo i kēia mau kauoha e hana i ka synthesis a me ka simulation file hoʻonohonoho.

• No ka hana ʻana i kahi papahana compilable, pono ʻoe e holo i ka quartus_sh -t make_qii_design.tcl script ma ka papa kuhikuhi wahi.
• No ka hana ʻana i kahi papahana hoʻohālikelike, pono ʻoe e holo i ka quartus_sh -t make_sim_design.tcl script ma ka papa kuhikuhi huakaʻi.

Nānā: Inā ua hana ʻoe i kahi hoʻolālā example a laila e hoʻololi iā ia i ka mea hoʻoponopono parameter, pono ʻoe e hana hou i ka hoʻolālā exampe ike i kou hoololi ana. ʻO ka hoʻolālā hana hou exampʻAʻole kākau ʻo le i ka hoʻolālā i loaʻa example files.

ʻO ka hoʻokō ʻana i nā lako hana hoʻohālikelike
No ka hoʻohālikelike hoʻomanaʻo hoʻomanaʻo waho, hiki iā ʻoe ke koho i ka skip calibration a i ʻole ka calibration piha ma ka pā Diagnostics i ka wā IP generation.

Nā Hoʻohālike EMIF
Hoʻohālikelike kēia papa ʻaina i nā hiʻohiʻona o ka skip calibration a me nā hiʻohiʻona calibration piha.

Papa 2. EMIF Simulation Models: Skip Calibration versus Full Calibration

Hoʻokuʻu i ka Calibration	Hoʻopili piha
ʻO ka simulation pae ʻōnaehana e kālele ana i ka loiloi mea hoʻohana.	ʻO ka hoʻohālikelike hoʻomanaʻo hoʻomanaʻo e kālele ana i ka calibration.
ʻAʻole i hopu ʻia nā kikoʻī o ka calibration.	Hopu i na stages of calibration.
Loaʻa iā ia ka hiki ke mālama a hoʻihoʻi i ka ʻikepili.	Hoʻopili ʻia ka pae ʻana, ka pākaukau per-bit, etc.
Hōʻike i ka pono kūpono.
ʻAʻole manaʻo i ka skew papa.

RTL Simulation Versus Hardware Implementation
Hōʻike kēia papa i nā ʻokoʻa koʻikoʻi ma waena o ka simulation EMIF a me ka hoʻokō ʻana i nā lako.

Papa 3. EMIF RTL Simulation Versus Hardware Implementation

Hoʻohālikelike RTL	Hoʻokō Paʻa Paʻa
ʻO ka hoʻomaka ʻana o Nios® a me ke code calibration e hana like.	ʻO ka hoʻomaka ʻana o Nios a me ke code calibration e hoʻokō ma ka sequentially.
Hōʻike nā kikowaena i ka hōʻailona cal_done i ka manawa like i ka hoʻohālikelike.	ʻO nā hana Fitter e hoʻoholo i ke ʻano o ka calibration, a ʻaʻole i ʻōlelo nā interface i ka cal_done i ka manawa like.

Pono ʻoe e holo i nā hoʻohālikelike RTL e pili ana i nā hiʻohiʻona kaʻa no kāu noi hoʻolālā. E hoʻomanaʻo, ʻaʻole hoʻohālike ʻo RTL simulation i nā lohi PCB i hiki ke kumu i ka like ʻole o ka latency ma waena o ka simulation RTL a me ka hoʻokō ʻana i nā lako.

 Ke hoʻohālikelike nei i ka IP memo me ModelSim
Hōʻike kēia kaʻina hana pehea e hoʻohālikelike ai i ka hoʻolālā EMIF example.

1. E wehe i ka polokalamu Mentor Graphics* ModelSim a koho File ➤ Hoʻololi Papa kuhikuhi. E hoʻokele i ka papa kuhikuhi sim/ed_sim/mentor i loko o ka hoʻolālā hana example waihona.
2. E hōʻoia e hōʻike ʻia ka puka makani Transcript ma lalo o ka pale. Inā ʻaʻole ʻike ʻia ka puka makani Transcript, e hōʻike iā ia ma ke kaomi ʻana View ➤ Palapala.
3. Ma ka puka makani Transcript, holo i ke kumu msim_setup.tcl.
4. Ma hope o ka holo ʻana o ke kumu msim_setup.tcl, e holo i ka ld_debug ma ka puka makani Transcript.
5. Ma hope o ka pau ʻana o ka holo ʻana o ld_debug, e hōʻoia i ka hōʻike ʻana o ka puka makani Objects. Inā ʻaʻole ʻike ʻia ka puka makani Objects, e hōʻike iā ia ma ke kaomi ʻana View ➤ Nā mea.
6. Ma ka puka aniani Objects, koho i nā hōʻailona āu e makemake ai e hoʻohālike ma ke kaomi ʻākau a koho i ka Add Wave.
7. Ma hope o ka pau ʻana o ke koho ʻana i nā hōʻailona no ka simulation, e hoʻokō i ka holo -all ma ka puka makani Transcript. Holo ka simulation a hiki i ka pau ʻana.
8. Inā ʻaʻole ʻike ʻia ka simulation, kaomi View ➤ Nalu.

Hoʻokomo Pin no Intel Agilex EMIF IP
Hāʻawi kēia kumuhana i nā alakaʻi no ka hoʻokomo ʻana i nā pine.

Pauview
Loaʻa i nā Intel Agilex FPGAs kēia ʻano hana:

• Loaʻa i kēlā me kēia hāmeʻa a hiki i 8 mau panakō I/O.
• Loaʻa i kēlā me kēia panakō I/O 2 mau panakō sub-I/O.
• Loaʻa i kēlā me kēia panakō sub-I/O 4 alahele.
• Aia i kēlā me kēia alahele he 12 mau pine I/O (GPIO).

Nā Kūlana Pine Nui
He mau kuhikuhi pine nui kēia.

Nānā: No ka ʻike kiko kikoʻī, e nānā i ka ʻāpana Intel Agilex FPGA EMIF IP Pin a me ka hoʻolālā kumu waiwai ma ka mokuna kikoʻī o ka protocol no kāu protocol hoʻomanaʻo waho, ma ka External Memory Interfaces Intel Agilex FPGA IP User Guide.

• E hōʻoia i ka noho ʻana o nā pine no kahi kikowaena hoʻomanaʻo waho i loko o ka lālani I/O like.
• Pono e hoʻokō ʻia nā koina e pili ana i nā waihona he nui:
  •  Pono e pili kekahi i kekahi. No ka ʻike e pili ana i nā panakō pili, e nānā i ka EMIF Architecture: I/O Bank kumuhana ma ka External Memory Interfaces Intel Agilex FPGA IP User Guide.
•  Pono e noho nā helu āpau a me nā kauoha a me nā pine pili i loko o kahi waihona waihona.
• Hiki i ka helu wahi a me ke kauoha a me nā pine data ke kaʻana like i kahi sub-bank ma lalo o kēia mau kūlana:
  • ʻAʻole hiki i ka helu wahi a me ke kauoha a me nā pine ʻikepili ke kaʻana like i kahi ala I/O.
  • Hiki i kahi ala I/O i hoʻohana ʻole ʻia ma ka helu wahi a me ka panakō kauoha ke loaʻa nā pine ʻikepili.

Papa 4. Nā Paʻa Pin Nui

ʻAno hōʻailona	Kaohi
ʻIkepili Strobe	Pono nā hōʻailona a pau o kahi hui DQ e noho ma ke ala I/O hoʻokahi.
ʻIkepili	Pono e noho nā pine DQ pili ma ke ala I/O like. No nā kuʻina i kākoʻo ʻole i nā laina ʻikepili bidirectional, pono e hui kaʻawale nā ​​hōʻailona heluhelu mai nā hōʻailona kākau.
Wahi a me ke Kauoha	Pono nā ʻōlelo a me nā pine kauoha e noho ma nā wahi i koho mua ʻia i loko o kahi waihona waihona I/O.

Nānā: No ka ʻike kiko kikoʻī, e nānā i ka ʻāpana Intel Agilex FPGA EMIF IP Pin a me ka hoʻolālā kumu waiwai ma ka mokuna kikoʻī o ka protocol no kāu protocol hoʻomanaʻo waho, ma ka External Memory Interfaces Intel Agilex FPGA IP User Guide.

• E hōʻoia i ka noho ʻana o nā pine no kahi kikowaena hoʻomanaʻo waho i loko o ka lālani I/O like.
• Pono e hoʻokō ʻia nā koina e pili ana i nā waihona he nui:
  • Pono e pili kekahi i kekahi. No ka ʻike e pili ana i nā panakō pili, e nānā i ka EMIF Architecture: I/O Bank kumuhana ma ka External Memory Interfaces Intel Agilex FPGA IP User Guide.
• Pono e noho nā helu āpau a me nā kauoha a me nā pine pili i loko o kahi waihona waihona.
• Hiki i ka helu wahi a me ke kauoha a me nā pine data ke kaʻana like i kahi sub-bank ma lalo o kēia mau kūlana:
  • ʻAʻole hiki i ka helu wahi a me ke kauoha a me nā pine ʻikepili ke kaʻana like i kahi ala I/O.
  • Hiki i kahi ala I/O i hoʻohana ʻole ʻia ma ka helu wahi a me ka panakō kauoha ke loaʻa nā pine ʻikepili.

Hana ʻana i kahi hoʻolālā Example me ka TG Configuration Option

ʻO ka hoʻolālā EMIF i hana ʻia exampe komo pū ana me kahi poloka mīkini hana kaʻa (TG). Ma ka paʻamau, ka ex designampHoʻohana ʻo ia i kahi poloka TG maʻalahi (altera_tg_avl) hiki ke hoʻonohonoho hou ʻia i mea e hoʻomaka hou ai i kahi ʻano kaʻa kaʻa paʻa. Inā pono, hiki iā ʻoe ke koho e hiki ke hoʻololi i kahi mea hoʻoheheʻe uila hiki ke hoʻonohonoho ʻia (TG2). I loko o ka configurable traffic generator (TG2) (altera_tg_avl_2), hiki iā ʻoe ke hoʻonohonoho i ke ʻano kaʻa kaʻa i ka manawa maoli ma o nā papa inoa hoʻomalu—ʻo ia hoʻi, ʻaʻole pono ʻoe e hoʻohui hou i ka hoʻolālā e hoʻololi a hoʻomaka hou i ke ʻano kaʻa. Hāʻawi kēia mīkini hana kaʻa i ka mana maikaʻi ma luna o ke ʻano o ke kaʻa i hoʻouna ʻia ma ka mana mana EMIF. Eia kekahi, hāʻawi ia i nā papa inoa kūlana i loaʻa i ka ʻike kikoʻī hemahema.

E ho'ā ana i ka mea hana kaʻahele ma kahi hoʻolālā Example

Hiki iā ʻoe ke hoʻohana i ka mea hoʻoheheʻe kaʻa i hoʻonohonoho ʻia mai ka pā Diagnostics ma ka hoʻoponopono hoʻoponopono EMIF. No ka hoʻohana ʻana i ka mea hoʻohana kaʻa kaʻa configurable, e hoʻohana i ka hoʻohana ʻana i ka mea hoʻohana ʻo Avalon traffic generator 2.0 ma ka pā Diagnostics.

Kiʻi 6.

• Hiki iā ʻoe ke koho e hoʻopau i ke ʻano kaʻa paʻamau stage a i ʻole ka mea hoʻohana i hoʻonohonoho ʻia stage, akā pono e loaʻa iā ʻoe hoʻokahi stage hiki. No ka 'ike no keia mau stages, e nānā i ka Default Traffic Pattern and User-configured Traffic Pattern in the External Memory Interfaces Intel Agilex FPGA IP User Guide.
• Pili ka palena lōʻihi o ka ho'āʻo TG2 i ke kumu kaʻa paʻamau. Hiki iā ʻoe ke koho i ka lōʻihi o ka hoʻāʻo ʻana o ka pōkole, waena, a i ʻole ka palena ʻole.
• Hiki iā ʻoe ke koho i kekahi o nā waiwai ʻelua no ke ʻano hoʻohālikelike TG2 Configuration Interface Mode:
  • JTAG: ʻAe i ka hoʻohana ʻana i kahi GUI ma ka ʻōnaehana ʻōnaehana. No ka 'ike hou aku, e nānā i ka Traffic Generator Configuration Interface ma ka External Memory Interfaces Intel Agilex FPGA IP User Guide.
  • Hoʻokuʻu aku: E ʻae i ka hoʻohana ʻana i ka loina RTL maʻamau e hoʻomalu i ke ʻano kaʻa.

Ke hoʻohana nei i ka Design Exampme ka EMIF Debug Toolkit

Ma mua o ka hoʻomaka ʻana i ka EMIF Debug Toolkit, e hōʻoia ua hoʻonohonoho ʻoe i kāu hāmeʻa me kahi polokalamu file ua hoʻohana ʻia ka EMIF Debug Toolkit. No ka hoʻomaka ʻana i ka EMIF Debug Toolkit, e hahai i kēia mau hana:

1. Ma ka polokalamu Intel Quartus Prime, wehe i ka System Console ma ke koho ʻana i nā Mea Hana ➤ System Debugging Tools ➤ System Console.
2. [Holo i kēia ʻanuʻu inā ua wehe ʻia kāu papahana ma ka polokalamu Intel Quartus Prime.] Ma ka System Console, hoʻouka i ka mea SRAM file (.sof) me kāu i hoʻolālā ai i ka papa (e like me ka mea i ho'ākāka 'ia ma ka Prerequisites for Use the EMIF Debug Toolkit, ma ka External Memory Interfaces Intel Agilex FPGA IP User Guide).
3. E koho i nā hiʻohiʻona e debug.
4. E koho i ka EMIF Calibration Debug Toolkit no ka EMIF calibration debugging, e like me ka mea i wehewehe ʻia ma Generating a Design Example me ka Calibration Debug Option. ʻO kahi ʻē aʻe, koho i ka EMIF TG Configuration Toolkit no ka hoʻoheheʻe ʻana o ka mīkini hana kaʻa, e like me ka mea i wehewehe ʻia ma Generating a Design Example me ka TG Configuration Option.
5. Kaomi iā Open Toolkit e wehe i ka mea nui view o ka EMIF Debug Toolkit.
6. Inā he nui nā hanana EMIF i ka hoʻolālā papahana, koho i ke kolamu (alanui iā JTAG master) a me ka ID interface hoʻomanaʻo o ka laʻana EMIF e hoʻāla ai i ka pahu hana.
7. Kaomi i ka Activate Interface no ka ʻae ʻana i ka hāmeʻa e heluhelu i nā ʻāpana kikowaena a me ke kūlana calibration.
8. Pono ʻoe e debug hoʻokahi interface i ka manawa; no laila, no ka hoʻohui ʻana i kahi ʻokoʻa ʻē aʻe i ka hoʻolālā, pono ʻoe e hoʻopau i ka interface o kēia manawa.

Eia nā exampka liʻiliʻi o nā hōʻike mai ka EMIF Calibration Debug Toolkit a me ka EMIF TG Configuration Toolkit:, kēlā me kēia.

Nānā: No nā kikoʻī e pili ana i ka calibration debugging, e nānā i ka Debugging me ka External Memory Interface Debug Toolkit, ma ka External Memory Interfaces Intel Agilex FPGA IP User Guide.

Nānā: No nā kikoʻī e pili ana i ka hoʻoheheʻe ʻana i ka mīkini hana kaʻa, e nānā i ka Traffic Generator Configuration User Interface, ma ka External Memory Interfaces Intel Agilex FPGA IP User Guide.

Hoʻolālā ExampʻO ka wehewehe ʻana no nā ʻaoʻao hoʻomanaʻo waho Intel Agilex FPGA IP

Ke hoʻohālikelike ʻoe a hoʻohua i kāu EMIF IP, hiki iā ʻoe ke kuhikuhi i ka ʻōnaehana hana i nā papa kuhikuhi no ka simulation a me ka synthesis. file hoʻonohonoho, a hana i ka file hoʻonohonoho aunoa. Inā koho ʻoe i ka Simulation a i ʻole Synthesis ma lalo o Example Hoʻolālā Files ma ka Example Designs tab, hana ka ʻōnaehana i kahi simulation piha file hoʻonohonoho a i ʻole kahi synthesis piha file hoʻonohonoho, e like me kāu koho.

Hoʻolālā Synthesis Example
ʻO ka hoʻolālā synthesis exampAia ka le i nā poloka nui i hōʻike ʻia ma ke kiʻi ma lalo.

• ʻO kahi mea hana kaʻa kaʻa, ʻo ia ka synthesizable Avalon®-MM exampka mea hoʻokele e hoʻokō i kahi ʻano pseudo-random o ka heluhelu ʻana a kākau i kahi helu helu helu helu. Mālama pū ka mea hana kaʻa i ka ʻikepili i heluhelu ʻia mai ka hoʻomanaʻo ʻana e hōʻoia i ka pili ʻana i ka ʻikepili i kākau ʻia a hōʻoia i ka hāʻule ʻole.
• ʻO kahi hiʻohiʻona o ka interface hoʻomanaʻo, e komo pū ana:
  • He mea hoʻomanaʻo hoʻomanaʻo e hoʻololi ana ma waena o ke kikowaena Avalon-MM a me ka interface AFI.
  • ʻO ka PHY, e lawelawe ana ma ke ʻano he kikowaena ma waena o ka mea hoʻomanaʻo hoʻomanaʻo a me nā mea hoʻomanaʻo hoʻomanaʻo waho e hana i nā hana heluhelu a kākau.

Kiʻi 7. Hoʻolālā Synthesis Example

Nānā: Inā hoʻonohonoho ʻia hoʻokahi a ʻoi aku paha o ka PLL Sharing Mode, DLL Sharing Mode, a i ʻole OCT Sharing Mode i kekahi waiwai ʻē aʻe ma mua o No Sharing, ʻo ka hoʻolālā synthesis exampE loaʻa iā ia ʻelua mau mea hoʻomohala kaʻa / hoʻomanaʻo. Hoʻopili wale ʻia nā mea hoʻoheheʻe kaʻa / hoʻomanaʻo hoʻomanaʻo e nā PLL/DLL/OCTconnections kaʻana like e like me ka wehewehe ʻana e nā hoʻonohonoho hoʻonohonoho. Hōʻike ʻia nā hiʻohiʻona o ka mea hoʻomohala / hoʻomanaʻo hoʻomanaʻo pehea e hiki ai iā ʻoe ke hana i ia mau pilina ma kāu mau hoʻolālā ponoʻī.

Hoʻolālā Hoʻohālikelike Example
ʻO ka hoʻolālā simulation example i na poloka nui i hoikeia ma keia kii.

• He laʻana o ka hoʻolālā synthesis example. E like me ka mea i wehewehe ʻia ma ka pauku mua, ʻo ka hoʻolālā synthesis exampLoaʻa iā ia kahi mea hoʻokele kaʻa, ʻāpana calibration, a me kahi hiʻohiʻona o ka interface hoʻomanaʻo. Paʻamau kēia mau poloka i nā kumu hoʻohālike abstract inā kūpono no ka hoʻohālikelike wikiwiki.
• He kumu hoʻomanaʻo, e hana ana ma ke ʻano he kumu hoʻohālike e pili ana i nā kikoʻī protocol memory. Hāʻawi pinepine nā mea kūʻai hoʻomanaʻo i nā hiʻohiʻona simulation no kā lākou mau mea hoʻomanaʻo kikoʻī hiki iā ʻoe ke hoʻoiho mai kā lākou webpaena.
• ʻO kahi mea nānā kūlana, nāna e nānā i nā hōʻailona kūlana mai ke kikowaena hoʻomanaʻo hoʻomanaʻo waho IP a me ka mea hana kaʻa, e hōʻailona i kahi kūlana holoʻokoʻa a hāʻule paha.

Kiʻi 10. Hoʻolālā Simulation Example

Example Designs Interface Tab
Aia i loko o ka mea hoʻoponopono hoʻohālikelike kahi Example Designs tab e hiki ai iā ʻoe ke hoʻohālikelike a hana i kāu hoʻolālā examples.

Nā mea hoʻomanaʻo waho Intel Agilex FPGA IP Design Example Nā waihona alakaʻi hoʻohana

Ua like nā mana IP me nā polokalamu polokalamu Intel Quartus Prime Design Suite a hiki i ka v19.1. Mai ka polokalamu polokalamu Intel Quartus Prime Design Suite 19.2 a i ʻole ma hope mai, loaʻa i nā IP kahi hoʻolālā hoʻololi IP hou. Inā ʻaʻole i helu ʻia kahi mana IP core, pili ke alakaʻi mea hoʻohana no ka mana IP mua.

Manaʻo IP Core	Ke alakaʻi hoʻohana
2.4.0	Nā mea hoʻomanaʻo waho Intel Agilex FPGA IP Design Example Nā waihona alakaʻi hoʻohana
2.3.0	Nā mea hoʻomanaʻo waho Intel Agilex FPGA IP Design Example Nā waihona alakaʻi hoʻohana
2.3.0	Nā mea hoʻomanaʻo waho Intel Agilex FPGA IP Design Example Nā waihona alakaʻi hoʻohana
2.1.0	Nā mea hoʻomanaʻo waho Intel Agilex FPGA IP Design Example Nā waihona alakaʻi hoʻohana
19.3	Nā mea hoʻomanaʻo waho Intel Agilex FPGA IP Design Example Nā waihona alakaʻi hoʻohana

Moʻolelo Hoʻoponopono Paʻi no nā Interface Memory External Intel Agilex FPGA IP Design Example alakaʻi hoʻohana

Palapala Palapala	ʻO Intel Quartus Prime Version	Manaʻo IP	Nā hoʻololi
2021.06.21	21.2	2.4.2	I ka Hoʻolālā Example Hoomaka koke mokuna: • Hoʻohui i kahi leka i ka Hoʻopili a hoʻolālā i ka Intel Agilex EMIF Design Example kumuhana. • Hoʻololi i ka inoa o ka Hana ʻana i kahi hoʻolālā Example me ka Calibration Debug Option kumuhana. • Hoʻohui i ka Hana ʻana i kahi hoʻolālā Example me ka TG Configuration Option a E ho'ā ana i ka mea hana kaʻahele ma kahi hoʻolālā Example kumuhana. • Hoʻololi ʻia nā ʻanuʻu 2, 3, a me 4, hoʻololi i kekahi mau kiʻi, a hoʻohui i kahi memo, ma ka Ke hoʻohana nei i ka Design Exampme ka EMIF Debug Toolkit kumuhana.
2021.03.29	21.1	2.4.0	I ka Hoʻolālā Example Hoomaka koke mokuna: • Hoʻohui i kahi leka i ka Hana ʻana i ka Synthesizable EMIF Design Example a E hana ana i ka EMIF Design Example no ka Simulation kumuhana. • Hoʻohou i ka File Kiʻi hoʻolālā i ka E hana ana i ka EMIF Design Example no ka Simulation kumuhana.
2020.12.14	20.4	2.3.0	I ka Hoʻolālā Example Hoomaka koke mokuna, hana i keia mau hoololi: • Hoʻohou i ka Hana ʻana i ka Synthesizable EMIF Design Example kumuhana e hoʻokomo i nā hoʻolālā multi-EMIF. • Hoʻohou i ke kiʻi no ka ʻanuʻu 3, ma ka E hana ana i ka EMIF Design Example no ka Simulation kumuhana.
2020.10.05	20.3	2.3.0	I ka Hoʻolālā Example alakaʻi hoʻomaka wikiwiki mokuna, hana i keia mau hoololi: • Ma Ke hana ʻana i kahi papahana EMIF, hōʻano hou i ke kiʻi ma ka ʻanuʻu 6. • Ma Hana ʻana i ka Synthesizable EMIF Design Example, hōʻano hou i ke kiʻi ma ka ʻanuʻu 3. • Ma E hana ana i ka EMIF Design Example no ka Simulation, hōʻano hou i ke kiʻi ma ka ʻanuʻu 3. • Ma ʻO ka hoʻokō ʻana i nā lako hana hoʻohālikelike, hoʻoponopono i kahi typo liʻiliʻi ma ka papa ʻelua. • Ma Ke hoʻohana nei i ka Design Exampme ka EMIF Debug Toolkit, hoʻololi i ka ʻanuʻu 6, hoʻohui i nā ʻanuʻu 7 a me 8.
hoʻomau…

Palapala Palapala	ʻO Intel Quartus Prime Version	Manaʻo IP	Nā hoʻololi
2020.04.13	20.1	2.1.0	• I ka E pili ana mokuna, hoololi i ka papa ma ka Hoʻokuʻu ʻIke kumuhana. • I ka Hoʻolālā Example alakaʻi hoʻomaka wikiwiki mokuna: — Hoʻololi ʻia ka ʻanuʻu 7 a me ke kiʻi pili, ma ka Hana ʻana i ka Synthesizable EMIF Design Example kumuhana. — Hoʻololi ʻia ka Hana ʻana i ka Design Example me ke koho Debug kumuhana. — Hoʻololi ʻia ka Ke hoʻohana nei i ka Design Exampme ka EMIF Debug Toolkit kumuhana.
2019.12.16	19.4	2.0.0	• I ka Hoʻolālā Example Hoomaka koke mokuna: — Hoʻohou i ke kiʻi ma ka ʻanuʻu 6 o ka Ke hana ʻana i kahi papahana EMIF kumuhana. — Hoʻohou i ke kiʻi ma ka ʻanuʻu 4 o ka Hana ʻana i ka Synthesizable EMIF Design Example kumuhana. — Hoʻohou i ke kiʻi ma ka ʻanuʻu 4 o ka E hana ana i ka EMIF Design Example no ka Simulation kumuhana. — Hoʻololi ʻia ka ʻanuʻu 5 i ka E hana ana i ka EMIF Design Example no ka Simulation kumuhana. — Hoʻololi ʻia ka Nā Kūlana Pine Nui a Banako pili paukū o ka Hoʻokomo Pin no Intel Agilex EMIF IP kumuhana.
2019.10.18	19.3		• I ka Ke hana ʻana i kahi papahana EMIF kumuhana, hōʻano hou i ke kiʻi me ka helu 6. • I ka Hoʻokumu a hoʻonohonoho i ka EMIF IP kumuhana, hōʻano hou i ke kiʻi me ka pae 1. • Ma ka papa ma ka Intel Agilex EMIF Nā alakaʻi hoʻoponopono kumuhana, hoʻololi i ka wehewehe no ka Papa pā. • I ka Hana ʻana i ka Synthesizable EMIF Design Example a E hana ana i ka EMIF Design Example no ka Simulation kumuhana, hōʻano hou i ke kiʻi ma ka ʻanuʻu 3 o kēlā me kēia kumuhana. • I ka E hana ana i ka EMIF Design Example no ka Simulation kumuhana, hōʻano hou i ka Hana ʻia ka hoʻolālā hoʻohālike Example File Hoʻolālā kiʻi a hoʻololi i ka memo ma hope o ke kiʻi. • I ka Hana ʻana i ka Synthesizable EMIF Design Example kumuhana, hoʻohui i kahi ʻanuʻu a me kahi kiʻi no nā interface lehulehu.
2019.07.31	19.2	1.2.0	• Hoʻohui ʻia E pili ana i nā Interfaces Memory External Intel Agilex FPGA IP mokuna a me ka ʻike hoʻokuʻu. • Nā lā hou a me nā helu mana. • Hoʻonui iki i ka Hoʻolālā Synthesis Example huahelu ma ka Hoʻolālā Synthesis Example kumuhana.
2019.04.02	19.1		• Hoʻokuʻu mua.

Moʻolelo Hoʻoponopono Paʻi no nā Interface Memory External Intel Agilex FPGA IP Design Example alakaʻi hoʻohana

Palapala / Punawai

intel UG-20219 Nā mea hoʻomanaʻo i waho Intel Agilex FPGA IP Design Example [pdf] Ke alakaʻi hoʻohana UG-20219 mau mea hoʻomanaʻo waho Intel Agilex FPGA IP Design Example, UG-20219, Nā mea hoʻomanaʻo i waho Intel Agilex FPGA IP Design Example, Interfaces Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Nā kuhikuhi

• Palapala Hoʻohana