UG-20219 Navberên Bîra Derve ya Intel Agilex FPGA Sêwirana IP Example

Di derbarê Navrûyên Bîra Derve de Intel® Agilexâ„¢ FPGA IP

Agahdariya berdanê

Guhertoyên IP-yê wekî guhertoyên nermalava Intel® Quartus® Prime Design Suite heya v19.1-ê ne. Ji guhertoya nermalava Intel Quartus Prime Design Suite guhertoya 19.2 an derengtir, navikên IP-yê xwedan nexşeyek nû ya guhertoya IP-yê ne. Hejmara pilana guhertoya IP-yê (XYZ) ji guhertoyek nermalavê diguhezîne ya din. Guhertinek di:

• X guhertoyek mezin a IP-ê destnîşan dike. Ger hûn nermalava xweya Intel Quartus Prime nûve bikin, divê hûn IP-yê nûve bikin.
• Y destnîşan dike ku IP taybetmendiyên nû vedihewîne. IP-ya xwe ji nû ve nûve bikin da ku van taybetmendiyên nû vehewînin.
• Z destnîşan dike ku IP-ê guhertinên piçûk hene. IP-ya xwe ji nû ve nûve bikin ku van guhertinan bihewîne.
  

  Şanî	Terîf
  Guhertoya IP	2.4.2
  Intel Quartus Serokwezîr	21.2
  Dîroka berdanê	2021.06.21

Design ExampRêbernameya Destpêka Bilez ji bo Navrûyên Bîra Derve ya Intel Agilex™ FPGA IP

Sêwiranek otomatîkî ya berêample flow ji bo navberên bîranîna derveyî Intel Agilex™ heye. The Generate Example bişkojka Designs li ser ExampLe tabloya Sêwiranan dihêle hûn wekî mînak sêwirana sentez û simulasyonê diyar bikin û biafirîninample file setên ku hûn dikarin bikar bînin da ku IP-ya EMIF-a xwe rast bikin. Hûn dikarin sêwiranek berê biafirîninampLe ku bi kîta pêşkeftinê ya Intel FPGA, an ji bo her IP-ya EMIF-ê ya ku hûn diafirînin re têkildar e. Hûn dikarin sêwirana berê bikar bîninampji bo alîkariya nirxandina we, an jî wekî xalek destpêkê ji bo pergala xwe.

Sêwirana Giştî Example Workflows

Afirandina Projeyek EMIF

Ji bo nermalava Intel Quartus Prime guhertoya 17.1 û paşê, divê hûn projeyek Intel Quartus Prime biafirînin berî ku IP-ya EMIF-ê û sêwirana ex-ê çêbikin.ample.

1. Nermalava Intel Quartus Prime dest pê bikin û hilbijêrin File ➤ Sêrbazê Projeya Nû. Bikirtînin Next. Design ExampRêbernameya Destpêka Bilez ji bo Navrûyên Bîra Derve ya Intel Agilex™ FPGA IP
2. Derhênerek diyar bike ( ), navek ji bo projeya Intel Quartus Prime ( ), û navek saziyek sêwiranê ya asta jorîn ( ) ya ku hûn dixwazin biafirînin. Bikirtînin Next.
3. Piştrast bike ku Projeya Vala hatiye hilbijartin. Du car Next bikirtînin.
4. Di bin Malbatê de, Intel Agilex hilbijêrin.
5. Di binê Parzûna Navê de, jimareya beşa cîhazê binivîsin.
6. Di binê Amûrên Berdest de, amûra guncan hilbijêrin.
7. Bikirtînin Finish.

Hilberandin û mîhengkirina EMIF IP-yê

Pêngavên jêrîn destnîşan dikin ka meriv çawa EMIF IP-ya EMIF-ê çawa hilber û mîheng dike. Ev rêveçûn navgînek DDR4 diafirîne, lê gavan ji bo protokolên din wekhev in. (Van gavan li dû herikîna Kataloga IP-yê (serbixwe) dişopînin; heke hûn hilbijêrin ku li şûna herikîna Sêwirana Platformê (pergalê) bikar bînin, gav dişibin hev.)

1. Di pencereya Kataloga IP-yê de, Navrûyên Bîra Derve ya Intel Agilex FPGA IP hilbijêrin. (Heke pencereya Kataloga IP-yê nayê dîtin, hilbijêrin View ➤ Kataloga IP.)
2. Di Edîtorê Parametreya IP-yê de, ji bo EMIF IP-yê navek saziyek peyda bikin (navê ku hûn li vir peyda dikin dibe file navê IP-yê) û pelrêçek diyar bike. Bikirtînin Create.
3. Edîtorê parametreyê gelek tablo hene ku divê hûn pîvanan mîheng bikin da ku pêkanîna EMIF-a we nîşan bide.

Rêbernameyên Edîtorê Parametreya Intel Agilex EMIF
Ev mijar ji bo parametrekirina tabloyên di edîtorê parametreya IP-ya Intel Agilex EMIF de rêbernameya asta bilind peyda dike.

Tablo 1. Rêbernameyên Edîtorê Parametreya EMIF

Tabloya Edîtorê Parametreyê	Rêbazan
Giştî	Piştrast bikin ku pîvanên jêrîn rast hatine nivîsandin: • Dereceya leza ji bo amûrê. • Frekansa demjimêra bîranînê. • Frekansa demjimêra referansa PLL.
Bîr	• Ji bo cîhaza bîranîna xwe serî li pelika daneyê bidin da ku pîvanên li ser têkevin Bîr tab. • Her weha divê hûn cîhek taybetî ji bo pin ALERT# têkevin. (Tenê ji protokola bîra DDR4 re derbas dibe.)
Mem I/O	• Ji bo lêkolînên projeyê yên destpêkê, hûn dikarin mîhengên xwerû li ser bikar bînin Mem I/O tab. • Ji bo erêkirina sêwirana pêşkeftî, divê hûn simulasyona panelê bikin da ku mîhengên bidawîbûnê yên çêtirîn derxînin.
FPGA I/O	• Ji bo lêkolînên projeyê yên destpêkê, hûn dikarin mîhengên xwerû li ser bikar bînin FPGA I/O tab. • Ji bo pejirandina sêwirana pêşkeftî, divê hûn simulasyona panelê bi modelên IBIS-ê yên têkildar re bikin da ku standardên I/O yên guncan hilbijêrin.
Mem Timing	• Ji bo lêkolînên projeyê yên destpêkê, hûn dikarin mîhengên xwerû li ser bikar bînin Mem Timing tab. • Ji bo pejirandina sêwirana pêşkeftî, divê hûn li gorî pelgeya daneya cîhaza bîranîna xwe pîvanan binivîsin.
Controller	Parametreyên kontrolkerê li gorî mîheng û tevgerê xwestinê ji bo kontrolkerê bîranîna xwe bicîh bikin.
Diagnostics	Hûn dikarin pîvanên li ser bikar bînin Diagnostics tab ji bo ku di ceribandin û rakirina navbeyna bîranîna we de bibe alîkar.
Example Designs	Ew Example Designs tab dihêle hûn sêwirana berê biafirîninamples ji bo sentez û ji bo simulasyonê. Sêwirana hatî çêkirin example pergalek bêkêmasî ya EMIF-ê ye ku ji IP-ya EMIF û ajokerek pêk tê ku seyrûsefera bêserûber çêdike da ku pêwendiya bîranînê rast bike.

Ji bo agahdariya hûrgulî li ser pîvanên kesane, serî li beşa guncan ji bo protokola bîranîna xwe ya Navberên Bîra Derve ya Rêbernameya Bikarhêner IP ya Intel Agilex FPGA bidin.

Hilberîna Sêwirana EMIF-a Sentezker Example

Ji bo kîta pêşkeftina Intel Agilex, bes e ku meriv piraniya mîhengên IP-ya Intel Agilex EMIF li nirxên xweya xwerû bihêle. Ji bo afirandina sêwirana sentezker example, van gavan bişopînin:

1. Li ser Example tabloya Sêwiranan, pê ewle bin ku qutiya Sentezê were kontrol kirin.
   • Ger hûn pêvek yekane bicîh dikin exampli sêwiranê, IP-ya EMIF-ê mîheng bikin û bikirtînin File➤ Tomar bike da ku mîhenga heyî di guhertoya IP-ya bikarhêner de hilîne file ( .ip).
     • Heke hûn berê xwe bicîh dikinampJi bo sêwirana bi pir navberan, Hejmara IP-yan bi hejmara navbeynkaran re diyar bikin. Hûn dikarin jimara giştî ya EMIF ID-ê wekî Hejmara IP-yên hilbijartî bibînin. Van gavan bişopînin da ku her navberê mîheng bikin:
   •  Cal-IP-ê hilbijêrin ku pêwendiya pêwendiyê bi IP-ya Kalibrasyonê re diyar bikin.
   • EMIF IP-ya EMIF-ê li gorî hemî Tabloya Edîtorê Parametreyê bi vî rengî mîheng bikin.
   • Vegere ExampLi tabloya sêwiranê bikirtînin û li ser nasnameya EMIF-ê ya xwestî Capture bikirtînin.
   • Ji bo hemî ID-ya EMIF-ê gavê a heya c dubare bikin.
   • Hûn dikarin bişkojka Paqijkirinê bikirtînin da ku pîvanên hatine girtin jêbirin û gavê a heya c dubare bikin da ku guhartinên li IP-ya EMIF-ê bikin.
   • Bikirtînin File➤ Tomar bike da ku mîhenga heyî di guhertoya IP-ya bikarhêner de hilîne file ( .ip).
2. Bikirtînin Generate Example Sêwirana li quncika jorîn-rastê ya pencereyê.
3. Ji bo sêwirana EMIF-ê pelrêçek diyar bikinample û OK bikirtînin. Nifşa serketî ya sêwirana EMIF example jêrîn diafirîne filedi bin pelrêça qii de danîn.
4. Bikirtînin File ➤ Ji bo derketina ji pencereya IP-ya Parametreya Edîtorê Pro derkeve. Pergal dibêje, Guhertinên dawî nehatine çêkirin. Niha çêbikin? Na bikirtînin da ku bi herikîna din re berdewam bikin.
5. Ji bo vekirina example design, bitikîne File ➤ Projeyê vekin, û bigerin /ample_name>/qii/ed_synth.qpf û veke bikirtînin.
   Not: Ji bo agahdariya li ser berhevkirin û bernamekirina sêwiranê example, behs bike
   Berhevkirin û Bernamekirina Intel Agilex EMIF Design Example.

Figure 4. Sêwirana Sentezker a Çêkirî Example File Awayî

Ji bo agahdariya li ser avakirina pergalek bi du an bêtir navberên bîranîna derveyî, serî li Afirandina Sêwiranek ExampLe bi Gelek Navrûyên EMIF re, di Navberên Bîra Derve de Rêbernameya Bikarhêner IP ya Intel Agilex FPGA. Ji bo agahdariya li ser nerastkirina gelek navbeynkaran, serî li Çalakkirina Amûra EMIF-ê di sêwiranek heyî de, di Navrûyên Bîra Derve de Rêbernameya Bikarhêner IP ya Intel Agilex FPGA-yê bidin.

Not: Ger hûn qutiya kontrolê ya Simulasyon an Hevberdanê hilnebijêrin, pelrêça meqsed tenê sêwirana sêwirana Platformê dihewîne files, ku rasterast ji hêla nermalava Intel Quartus Prime ve nayê berhev kirin, lê hûn dikarin view an jî di Sêwirana Platformê de biguherînin. Di vê rewşê de hûn dikarin fermanên jêrîn bimeşînin da ku sentez û simulasyonê çêbikin file sets.

• Ji bo afirandina projeyek berhevkirî, divê hûn quartus_sh -t make_qii_design.tclscript di pelrêça armancê de bimeşînin.
• Ji bo afirandina projeyek simulasyonê, divê hûn skrîpta quartus_sh -t make_sim_design.tcl di pelrêça armancê de bimeşînin.

Not: Ger we sêwiranek berê çêkiriyeample û dûv re di edîtorê parametreyê de guheztinan li wê bikin, divê hûn sêwirana berê ji nû ve çêkinample ji bo dîtina guhertinên we hatine bicihanîn. Sêwirana ku nû hatî hilberandin example sêwirana heyî nanivîse example files.

Hilberîna Sêwirana EMIF Example ji bo Simulasyonê

Ji bo kîta pêşkeftina Intel Agilex, bes e ku meriv piraniya mîhengên IP-ya Intel Agilex EMIF li nirxên xweya xwerû bihêle. Ji bo afirandina sêwiranê exampji bo simulasyonê, van gavan bişopînin:

1. Li ser Example tabloya Sêwiranan, pê ewle bin ku qutiya Simulasyonê were kontrol kirin. Di heman demê de formata HDL ya Simulasyonê ya pêwîst, Verilog an VHDL hilbijêrin.
2. IP-ya EMIF-ê saz bikin û bikirtînin File ➤ Tomar bike da ku mîhenga heyî di guhertoya IP-ya bikarhêner de hilîne file ( .ip).
3. Bikirtînin Generate Example Sêwirana li quncika jorîn-rastê ya pencereyê.
4. Ji bo sêwirana EMIF-ê pelrêçek diyar bikinample û OK bikirtînin. Nifşa serketî ya sêwirana EMIF example pirjimar diafirîne file ji bo cûrbecûr simulatorên piştgirîkirî, di bin pelrêça sim/ed_sim de saz dike.
5. Bikirtînin File ➤ Ji bo derketina ji pencereya IP-ya Parametreya Edîtorê Pro derkeve. Pergal dibêje, Guhertinên dawî nehatine çêkirin. Niha çêbikin? Na bikirtînin da ku bi herikîna din re berdewam bikin.

Sêwirana Simulasyonê ya Çêkirî Example File Awayî

Not: Navbera Bîra Derve ya Intel Agilex FPGA IP-ya niha tenê simulatorên VCS, ModelSim/QuestaSim, û Xcelium piştgirî dike. Piştgiriya simulatorê zêde di weşanên pêşerojê de tê plan kirin.

Not: Ger hûn qutiya kontrolê ya Simulasyon an Hevberdanê hilnebijêrin, pelrêça meqsed tenê sêwirana sêwirana Platformê dihewîne files, ku rasterast ji hêla nermalava Intel Quartus Prime ve nayê berhev kirin, lê hûn dikarin view an jî di Sêwirana Platformê de biguherînin. Di vê rewşê de hûn dikarin fermanên jêrîn bimeşînin da ku sentez û simulasyonê çêbikin file sets.

• Ji bo afirandina projeyek berhevkirî, divê hûn skrîpta quartus_sh -t make_qii_design.tcl di pelrêça armancê de bimeşînin.
• Ji bo afirandina projeyek simulasyonê, divê hûn skrîpta quartus_sh -t make_sim_design.tcl di pelrêça armancê de bimeşînin.

Not: Ger we sêwiranek berê çêkiriyeample û dûv re di edîtorê parametreyê de guheztinan li wê bikin, divê hûn sêwirana berê ji nû ve çêkinample ji bo dîtina guhertinên we hatine bicihanîn. Sêwirana ku nû hatî hilberandin example sêwirana heyî nanivîse example files.

Simulasyon Versus Pêkanîna Hardware
Ji bo simulasyona navberê ya bîranîna derveyî, hûn dikarin di dema hilberîna IP-ê de li ser tabloya Diagnostics-ê kalibrasyonê derbas bikin an kalibrasyona tevahî hilbijêrin.

Modelên Simulasyona EMIF
Ev tablo taybetmendiyên kalibrasyona skip û modelên kalibrasyona tevahî berhev dike.

Tablo 2. Modelên Simulasyona EMIF: Berbiçavkirina Kalibrasyonê beramberî Kalibrasyona Full

Skip Calibration	Tevahiya Calibration
Simulasyona asta pergalê ku balê dikişîne ser mantiqa bikarhêner.	Simulasyona navberê ya bîranînê ku balê dikişîne ser kalibrasyonê.
Hûrguliyên kalibrasyonê nayên girtin.	Hemî s digiretages of calibration.
Hêza hilanînê û hilanîna daneyan heye.	Di nav xwe de astîkirin, per-bit deskew, hwd.
Karbidestiya rast destnîşan dike.
Kêşeya panelê nahesibîne.

RTL Simulation Versus Pêkanîna Hardware
Ev tablo cûdahiyên sereke di navbera simulasyona EMIF û pêkanîna hardware de ronî dike.

Table 3. EMIF RTL Simulation Versus Hardware Pêkanîna

RTL Simulation	Pêkanîna Hardware
Nios® destpêkkirin û koda kalibrasyonê bi paralelî pêk tê.	Destpêkirin û koda kalibrasyonê ya Nios bi rêzdarî têne darve kirin.
Navber di simulasyonê de bi hevdemî sînyala cal_done destnîşan dikin.	Operasyonên fîter rêza kalibrasyonê diyar dikin, û navber hevdem cal_done destnîşan nakin.

Pêdivî ye ku hûn ji bo serîlêdana sêwirana xwe li ser bingeha qalibên trafîkê simulasyonên RTL bimeşînin. Bala xwe bidinê ku simulasyona RTL derengiyên şopandina PCB-yê model nake ku dibe ku bibe sedema nakokî di derengiya di navbera simulasyona RTL û pêkanîna hardware de.

 Simulasyona IP-ya Navbera Bîra Derve ya Bi ModelSim
Ev pêvajo nîşan dide ka meriv çawa sêwirana EMIF-ê çawa simule dikeample.

1. Nermalava Mentor Graphics* ModelSim dest pê bikin û hilbijêrin File ➤ Guhertina Rêbernameyê. Di nav sêwirana çêkirî de berê xwe bidin pelrêça sim/ed_sim/mentoramppeldanka le.
2. Piştrast bikin ku pencereya Transcript li binê ekranê tê xuyang kirin. Ger pencereya Transcript nayê xuyang kirin, wê bi tikandinê nîşan bide View ➤ Transcript.
3. Di pencereya Transcript de, çavkaniya msim_setup.tcl bimeşîne.
4. Piştî ku çavkaniya msim_setup.tcl biqede, di pencereya Transcriptê de ld_debug bimeşîne.
5. Piştî ku ld_debug xebitandin qediya, piştrast bikin ku pencereya Objects tê xuyang kirin. Ger pencereya Objektan neyê dîtin, bi tikandina wê nîşan bide View ➤ Tiştên.
6. Di pencereya Objektan de, îşaretên ku hûn dixwazin bi tikandina rastê simul bikin hilbijêrin û pêl pêve zêde bikin hilbijêrin.
7. Piştî ku we hilbijartina sînyalên ji bo simulasyonê qedand, di pencereya Transcriptê de -all-ê bimeşînin. Simulasyon heya ku biqede dimeşe.
8. Heke simulasyon ne xuya ye, bikirtînin View ➤ Wave.

Cihkirina Pin ji bo Intel Agilex EMIF IP
Ev mijar rêbernameyên ji bo danîna pin peyda dike.

Serview
Intel Agilex FPGA xwedan avahiya jêrîn e:

• Her amûrek heya 8 bankên I/O hene.
• Her bankek I/O 2 bankên jêr-I/O hene.
• Her bankek jêr-I/O 4 hêl dihewîne.
• Her rêk 12 Pînên I/O (GPIO) yên gelemperî hene.

Rêbernameya Pin Giştî
Li jêr rêwerzên pin giştî hene.

Not: Ji bo agahdariya pinê ya bêtir hûrgulî, li beşa Intel Agilex FPGA EMIF IP Pin û Plansazkirina Çavkaniyê di beşa protokolê ya ji bo protokola bîranîna xweya derve de, di Navberên Bîra Derve ya Intel Agilex FPGA Rêbernameya Bikarhêner IP de binihêrin.

• Piştrast bikin ku pêlên ji bo navgînek bîranîna derveyî ya diyar di heman rêza I/O de ne.
• Navberên ku gelek bankan vedigirin divê hewcedariyên jêrîn bicîh bînin:
  •  Divê bank li kêleka hev bin. Ji bo agahdariya li ser bankên cîran, serî li Mîmariya EMIF: Mijara Banka I/O ya di Navberên Bîra Derve de Rêbernameya Bikarhêner IP ya Intel Agilex FPGA bidin.
•  Pêdivî ye ku hemî navnîşan û ferman û pinên têkildar di hundurê yek subbank de bimînin.
• Navnîşan û ferman û pinên daneyê dikarin di bin şert û mercên jêrîn de bin-bankek parve bikin:
  • Pînên navnîşan û ferman û daneyan nikarin rêça I/O parve bikin.
  • Tenê rêça I/O ya nekarandî ya di navnîşan û banka fermanê de dikare pinên daneyê bigire.

Table 4. Astengiyên Pin Giştî

Tîpa sînyala	Constraint
Data Strobe	Pêdivî ye ku hemî îşaretên ku aîdî komek DQ ne di heman rêça I/O de bimînin.
Jimare	Pînên DQ yên têkildar divê di heman rêça I/O de bimînin. Ji bo protokolên ku xêzên daneya dualî piştgirî nakin, divê nîşanên xwendinê ji nîşanên nivîsandinê cuda werin kom kirin.
Navnîşan û Ferman	Pînên Navnîşan û Ferman divê li cîhên pêşwextkirî yên di hundurê bin-bankek I/O de bimînin.

Not: Ji bo agahdariya pinê ya bêtir hûrgulî, li beşa Intel Agilex FPGA EMIF IP Pin û Plansazkirina Çavkaniyê di beşa protokolê ya ji bo protokola bîranîna xweya derve de, di Navberên Bîra Derve ya Intel Agilex FPGA Rêbernameya Bikarhêner IP de binihêrin.

• Piştrast bikin ku pêlên ji bo navgînek bîranîna derveyî ya diyar di heman rêza I/O de ne.
• Navberên ku gelek bankan vedigirin divê hewcedariyên jêrîn bicîh bînin:
  • Divê bank li kêleka hev bin. Ji bo agahdariya li ser bankên cîran, serî li Mîmariya EMIF: Mijara Banka I/O ya di Navberên Bîra Derve de Rêbernameya Bikarhêner IP ya Intel Agilex FPGA bidin.
• Pêdivî ye ku hemî navnîşan û ferman û pinên têkildar di hundurê yek subbank de bimînin.
• Navnîşan û ferman û pinên daneyê dikarin di bin şert û mercên jêrîn de bin-bankek parve bikin:
  • Pînên navnîşan û ferman û daneyan nikarin rêça I/O parve bikin.
  • Tenê rêça I/O ya nekarandî ya di navnîşan û banka fermanê de dikare pinên daneyê bigire.

Afirandina Sêwiranek Example bi Vebijarka Vesazkirina TG

Sêwirana EMIF-a hatî çêkirin example bloka jeneratorê trafîkê (TG) heye. Bi xwerû, sêwirana berêample bloka TG-ya sade (altera_tg_avl) bikar tîne ku tenê dikare ji nû ve were vegerandin da ku şêwazek trafîkê ya hişk-kodkirî ji nû ve bide destpêkirin. Ger hewce be, hûn dikarin hilbijêrin ku li şûna wê jeneratorek trafîkê ya mîhengkirî (TG2) çalak bikin. Di jeneratorê seyrûsefera mîhengbar (TG2) de (altera_tg_avl_2), hûn dikarin bi navgîniya qeydên kontrolê di demek rast de şêwaza trafîkê mîheng bikin - tê vê wateyê ku hûn ne hewce ne ku sêwiranê ji nû ve berhev bikin da ku şêwaza trafîkê biguhezînin an ji nû ve bidin destpêkirin. Vê jeneratorê seyrûseferê li ser celebê seyrûsefera ku ew li ser navbeynkariya kontrolê ya EMIF dişîne kontrola baş peyda dike. Digel vê yekê, ew qeydên statûyê peyda dike ku agahdariya têkçûnê ya berfireh vedihewîne.

Çalakkirina Generatorê Trafîkê di Sêwiranek Example

Hûn dikarin ji tabloya Diagnostics-ê di edîtorê parametreya EMIF-ê de jeneratora trafîkê ya mîhengkirî çalak bikin. Ji bo çalakkirina jeneratorê seyrûsefera mîhengkirî, li ser tabloya Diagnostics jeneratorê seyrûsefera Avalon 2.0-a mîhengkirî bikar bînin vekin.

jimar 6.

• Hûn dikarin hilbijêrin ku şêwaza trafîkê ya xwerû neçalak bikintage an seyrûsefera mîhengkirî ya bikarhênertage, lê divê hûn bi kêmanî yek stage çalak kirin. Ji bo agahiyên li ser van stages, di Navrûyên Bîra Derve de Rêbernameya Bikarhêner IP ya Intel Agilex FPGA û Nimûneya Trafîkê ya ji hêla bikarhêner ve hatî mîheng kirin binihêrin.
• Parametreya dirêjahiya testa TG2 tenê li ser şêwaza trafîkê ya xwerû derbas dibe. Hûn dikarin ceribandinek kurt, navîn, an bêdawî hilbijêrin.
• hûn dikarin yek ji du nirxan ji bo pîvana Moda Navbera Vesazkirina TG2 hilbijêrin:
  • JTAG: Destûrê dide karanîna GUI di konsolê pergalê de. Ji bo bêtir agahdarî, serî li Navbera Veavakirina Rêvebirê Trafîkê ya di Navberên Bîra Derve de Rêbernameya Bikarhêner IP ya Intel Agilex FPGA bidin.
  • Eksport: Destûrê dide karanîna mantiqa RTL ya xwerû ji bo kontrolkirina şêwaza trafîkê.

Bikaranîna Design Example bi Amûra Debug EMIF re

Berî destpêkirina EMIF Debug Toolkit, pê ewle bin ku we cîhaza xwe bi bernamesaziyek mîheng kiriye. file ku EMIF Debug Toolkit çalak e. Ji bo destpêkirina EMIF Debug Toolkit, van gavan bişopînin:

1. Di nermalava Intel Quartus Prime de, bi bijartina Amûr ➤ Amûrên Debuggkirina Sîstemê ➤ Konsola Pergalê, Konsola Pergalê vekin.
2. [Heke projeya we jixwe di nermalava Intel Quartus Prime de vekirî ye, vê gavê biavêjin.] Di Konsola Pergalê de, tişta SRAM barkirin file (.sof) ku we panelê pê re bername kir (wek ku di Pêdiviyên Ji bo Bikaranîna Amûra Debugkirina EMIF-ê de, di Navberên Bîra Derveyî de Rêbernameya Bikarhêner IP ya Intel Agilex FPGA-yê tê diyar kirin).
3. Mînakên ji bo debugkirinê hilbijêrin.
4. Ji bo verastkirina kalibrasyona EMIF-ê, wekî ku di Generating A Design Ex-ê de hatî destnîşan kirin, Amûrên Debugkirina Kalibrasyona EMIF hilbijêrin.ample bi Vebijarka Debugkirina Kalibrasyonê. Alternatîf, wekî ku di Hilberandina Sêwiranek Ex-ê de hatî destnîşan kirin, ji bo verastkirina jeneratorê trafîkê Amûra Vesazkirinê ya EMIF TG hilbijêrin.ample bi Vebijarka Vesazkirina TG.
5. Vekirina Toolkit bikirtînin da ku sereke vekin view ya EMIF Debug Toolkit.
6. Ger di sêwirana bernamekirî de gelek mînakên EMIF-ê hene, stûna (rêya JTAG master) û ID-ya navbeynkariya bîranînê ya mînaka EMIF-ê ya ku ji bo çalakkirina amûrê.
7. Bikirtînin Activate Interface da ku rê bide amûrê ku parametreyên navberê û rewşa kalibrasyonê bixwîne.
8. Pêdivî ye ku hûn yek carî yek navberê debug bikin; ji ber vê yekê, ji bo ku hûn di sêwiranê de bi navgînek din ve girêbidin, divê hûn pêşî pêwendiya heyî neçalak bikin.

Yên jêrîn examples raporên ji Amûra Debugkirina Kalibrasyona EMIF û Amûra Vesazkirinê ya EMIF TG:, bi rêzê.

Not: Ji bo hûrguliyên li ser rastkirina kalibrasyonê, li Rêbaza Bikarhêner IP-ya Navrûyên Bîra Derve ya Intel Agilex FPGA-ê serî li Debugging bi Amûra Debugkirina Navbera Bîra Derve re bidin.

Not: Ji bo hûrguliyên li ser xeletkirina jeneratorê trafîkê, li Navrûya Bikarhêner Vesazkirina Generatora Trafîkê, di Rêvebiriya Bikarhêner IP-ya Navrûyên Bîra Derve de, binihêrin.

Design ExampLe Danasîn ji bo Navrûyên Bîra Derve yên Intel Agilex FPGA IP

Gava ku hûn IP-ya EMIF-ya xwe parameter dikin û diafirînin, hûn dikarin diyar bikin ku pergal ji bo simulasyon û sentezkirinê pelrêçan diafirîne. file saz dike, û çê dike file bixweber saz dike. Heke hûn di bin Example Design Files li ser Example tabloya sêwiranan, pergal simulasyonek bêkêmasî diafirîne file set an senteza temam file set, li gor hilbijartina xwe.

Synthesis Design Example
Sêwirana sentezê example blokên sereke yên ku di wêneya jêrîn de têne xuyang kirin vedihewîne.

• Generatorek seyrûseferê, ku avalon®-MM ex-ê sentezkirî yeampşofêrê ku ji hejmareke parameterkirî ya navnîşanan re qalibek pseudo-random a xwendin û nivîsandinê pêk tîne. Afirînerê seyrûseferê di heman demê de daneya ku ji bîrê hatî xwendin jî dişopîne da ku pê ewle bibe ku ew bi daneyên nivîskî re têkildar e û wekî din xeletiyek destnîşan dike.
• Nimûneyek pêwendiya bîranînê, ku tê de ye:
  • Kontrolkerek bîranînê ku di navbera pêwendiya Avalon-MM û pêwendiya AFI de nerm dike.
  • PHY, ku wekî navgînek di navbera kontrolkerê bîranînê û amûrên bîranîna derveyî de kar dike da ku karûbarên xwendin û nivîsandinê pêk bîne.

Figure 7. Sêwirana Synthesis Example

Not: Ger yek an çend ji Parametreyên Moda Parvekirina PLL, Moda Parvekirina DLL, an Moda Parvekirinê ya OCT li nirxek din ji bilî Bê Parvekirinê were danîn, sêwirana sentezê exampLe dê du mînakên jeneratorê seyrûseferê/navbera bîranînê hebin. Du jeneratorê seyrûseferê / pêwendiya bîranînê tenê bi girêdanên PLL / DLL / OCT yên hevbeş ve girêdayî ne ku ji hêla mîhengên parametreyê ve têne destnîşan kirin. Mînakên jeneratorê seyrûseferê / bîranînê destnîşan dikin ka hûn çawa dikarin di sêwiranên xwe de girêdanên weha çêbikin.

Sêwirana Simulasyonê Example
Sêwirana simulasyonê example blokên sereke hene ku di jimareya jêrîn de têne xuyang kirin.

• Mînakek sêwirana sentezê example. Wekî ku di beşa berê de hate diyar kirin, sêwirana sentezê example jeneratorek seyrûseferê, hêmanek kalibrasyonê, û mînakek pêwendiya bîranînê heye. Van blokan li cîhê ku ji bo simulasyona bilez guncan in modelên simulasyonê yên razber vedihewînin.
• Modelek bîranînê, ku wekî modelek gelemperî ku bi taybetmendiyên protokola bîranînê ve girêdayî ye tevdigere. Bi gelemperî, firoşkarên bîranînê ji bo pêkhateyên bîranîna xwe yên taybetî ku hûn dikarin ji wan dakêşin modelên simulasyonê peyda dikin websites.
• Kontrolkerek statûyê, ku sînyalên statûyê ji navbeyna bîranîna derveyî IP û jeneratorê seyrûseferê dişopîne, da ku rewşek derbasbûn an têkçûnek giştî nîşan bide.

Figure 10. Simulation Design Example

Example Designs Interface Tab
Edîtorê parameterê Example tabloya Sêwiranan ku dihêle hûn sêwirana xwe ya berê parametre bikin û biafirîninamples.

Navberên Bîra Derve ya Intel Agilex FPGA Sêwirana IP Example Arşîvên Rêbernameya Bikarhêner

Guhertoyên IP-ê wekî guhertoyên nermalava Intel Quartus Prime Design Suite heya v19.1 in. Ji nermalava Intel Quartus Prime Design Suite guhertoya 19.2 an jortir, IP-yan nexşeyek nû ya guhertoya IP-yê heye. Ger guhertoyek bingehîn a IP-yê neyê navnîş kirin, rêbernameya bikarhêner ji bo guhertoya bingehîn a IP-ya berê derbas dibe.

Guhertoya Core IP	Rehbera bikaranînê
2.4.0	Navberên Bîra Derve ya Intel Agilex FPGA Sêwirana IP Example Arşîvên Rêbernameya Bikarhêner
2.3.0	Navberên Bîra Derve ya Intel Agilex FPGA Sêwirana IP Example Arşîvên Rêbernameya Bikarhêner
2.3.0	Navberên Bîra Derve ya Intel Agilex FPGA Sêwirana IP Example Arşîvên Rêbernameya Bikarhêner
2.1.0	Navberên Bîra Derve ya Intel Agilex FPGA Sêwirana IP Example Arşîvên Rêbernameya Bikarhêner
19.3	Navberên Bîra Derve ya Intel Agilex FPGA Sêwirana IP Example Arşîvên Rêbernameya Bikarhêner

Dîroka Guhertoya Belgeyê Ji bo Navrûyên Bîra Derve ya Intel Agilex FPGA Sêwirana IP Example Rêbernameya Bikarhêner

Guhertoya Belgeyê	Guhertoya Serokwezîrê Intel Quartus	Guhertoya IP	Changes
2021.06.21	21.2	2.4.2	Di Design Example Destpêka Zû beş: • Têbînîyek li ser zêde kir Berhevkirin û Bernamekirina Intel Agilex EMIF Design Example mijar. • Sernavê guherand Afirandina Sêwiranek Example bi Vebijarka Debugkirina Kalibrasyonê mijar. • Zêde kirin Afirandina Sêwiranek Example bi Vebijarka Vesazkirina TG û Çalakkirina Generatorê Trafîkê di Sêwiranek Example mijarên. • Gavên 2, 3, û 4 guhert, çend jimar nûve kirin, û têbînîyek lê zêde kirin, Bikaranîna Design Example bi Amûra Debug EMIF re mijar.
2021.03.29	21.1	2.4.0	Di Design Example Destpêka Zû beş: • Têbînîyek li ser zêde kir Hilberîna Sêwirana EMIF-a Sentezker Example û Hilberîna Sêwirana EMIF Example ji bo Simulasyonê mijarên. • Nûkirin File Structure diagram di Hilberîna Sêwirana EMIF Example ji bo Simulasyonê mijar.
2020.12.14	20.4	2.3.0	Di Design Example Destpêka Zû beşê, van guhertinan kir: • Nûkirin Hilberîna Sêwirana EMIF-a Sentezker Example mijarek ku sêwiranên pir-EMIF-ê vedihewîne. • Hêjmar ji bo gava 3, di nav de nûve kir Hilberîna Sêwirana EMIF Example ji bo Simulasyonê mijar.
2020.10.05	20.3	2.3.0	Di Design Example Rêbernameya Destpêka Bilez beşê, van guhertinan kir: • Li Afirandina Projeyek EMIF, wêneyê di gava 6-an de nûve kir. • Li Hilberîna Sêwirana EMIF-a Sentezker Example, jimareya gavê 3 nûve kir. • Li Hilberîna Sêwirana EMIF Example ji bo Simulasyonê, jimareya gavê 3 nûve kir. • Li Simulasyon Versus Pêkanîna Hardware, di tabloya duyemîn de xeletiyeke biçûk rast kir. • Li Bikaranîna Design Example bi Amûra Debug EMIF re, gav 6 guhert, gavên 7 û 8 zêde kirin.
berdewam…

Guhertoya Belgeyê	Guhertoya Serokwezîrê Intel Quartus	Guhertoya IP	Changes
2020.04.13	20.1	2.1.0	• Di Ji dor beş, tabloya di nav de guherand Agahdariya berdanê mijar. • Di Design Example Rêbernameya Destpêka Bilez beş: - Pêngava 7 û wêneya têkildar, di nav de hate guherandin Hilberîna Sêwirana EMIF-a Sentezker Example mijar. - Guhertin Hilberîna Design Example bi Vebijarka Debug mijar. - Guhertin Bikaranîna Design Example bi Amûra Debug EMIF re mijar.
2019.12.16	19.4	2.0.0	• Di Design Example Destpêka Zû beş: - Nîşana di gava 6-an de nûve kir Afirandina Projeyek EMIF mijar. - Nîşana di gava 4-an de nûve kir Hilberîna Sêwirana EMIF-a Sentezker Example mijar. - Nîşana di gava 4-an de nûve kir Hilberîna Sêwirana EMIF Example ji bo Simulasyonê mijar. - Di gavê 5 de hate guherandin Hilberîna Sêwirana EMIF Example ji bo Simulasyonê mijar. - Guhertin Rêbernameya Pin Giştî û Bankên cîran beşên ji Cihkirina Pin ji bo Intel Agilex EMIF IP mijar.
2019.10.18	19.3		• Di Afirandina Projeyek EMIF mijarê, wêneyê bi xala 6-ê nûve kir. • Di Hilberandin û mîhengkirina EMIF IP-yê mijar, bi gav 1 jimar nûve kir. • Di tabloya li Rêbernameyên Edîtorê Parametreya Intel Agilex EMIF mijar, ravekirina ji bo ya guhert Asêkirin tab. • Di Hilberîna Sêwirana EMIF-a Sentezker Example û Hilberîna Sêwirana EMIF Example ji bo Simulasyonê mijaran, wêneyê di gava 3 ya her mijarê de nûve kir. • Di Hilberîna Sêwirana EMIF Example ji bo Simulasyonê mijar, nûve kirin Sêwirana Simulasyonê ya Çêkirî Example File Awayî jimare û nota li dû jimarê guhert. • Di Hilberîna Sêwirana EMIF-a Sentezker Example mijar, ji bo pir navberan gav û jimarek zêde kir.
2019.07.31	19.2	1.2.0	• Zêde kirin Der barê Navrûyên Bîra Derve yên Intel Agilex FPGA IP beş û Agahdariya Release. • Dîrok û hejmarên guhertoya nûvekirî. • Pêşveçûnek piçûk ji bo Synthesis Design Example hejmar di Synthesis Design Example mijar.
2019.04.02	19.1		• serbestberdana destpêkê.

Dîroka Guhertoya Belgeyê Ji bo Navrûyên Bîra Derve ya Intel Agilex FPGA Sêwirana IP Example Rêbernameya Bikarhêner

Belge / Çavkanî

intel UG-20219 Navberên Bîra Derve ya Intel Agilex FPGA IP Design Example [pdf] Rehbera bikaranînê UG-20219 Navberên Bîra Derve ya Intel Agilex FPGA Sêwirana IP Example, UG-20219, Navberên Bîra Derve yên Intel Agilex FPGA IP Design Example, Navrûyên Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Çavkanî

• Manual Bikarhêner