UG-20219 Antara Muka Memori Luaran Intel Agilex FPGA IP Design Example

Mengenai Antara Muka Memori Luaran Intel® Agilex™ FPGA IP

Maklumat Keluaran

Versi IP adalah sama dengan versi perisian Intel® Quartus® Prime Design Suite sehingga v19.1. Daripada perisian Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, teras IP mempunyai skema versi IP baharu. Nombor skema versi IP (XYZ) berubah daripada satu versi perisian ke versi perisian yang lain. Perubahan dalam:

• X menunjukkan semakan utama IP. Jika anda mengemas kini perisian Intel Quartus Prime anda, anda mesti menjana semula IP.
• Y menunjukkan IP termasuk ciri baharu. Jana semula IP anda untuk memasukkan ciri baharu ini.
• Z menunjukkan IP termasuk perubahan kecil. Jana semula IP anda untuk memasukkan perubahan ini.
  

  item	Penerangan
  Versi IP	2.4.2
  Intel Quartus Prime	21.2
  Tarikh Tayangan	2021.06.21

Reka Bentuk CthampPanduan Mula Pantas untuk Antara Muka Memori Luaran Intel Agilex™ FPGA IP

Reka bentuk automatik exampaliran tersedia untuk antara muka memori luaran Intel Agilex™. The Generate Exampbutang le Designs pada ExampTab le Designs membolehkan anda menentukan dan menjana sintesis dan reka bentuk simulasi example file set yang boleh anda gunakan untuk mengesahkan IP EMIF anda. Anda boleh menjana bekas reka bentukampyang sepadan dengan kit pembangunan FPGA Intel, atau untuk mana-mana IP EMIF yang anda jana. Anda boleh menggunakan reka bentuk bekasample untuk membantu penilaian anda, atau sebagai titik permulaan untuk sistem anda sendiri.

Reka Bentuk Am Cthample Aliran kerja

Mencipta Projek EMIF

Untuk perisian Intel Quartus Prime versi 17.1 dan lebih baru, anda mesti mencipta projek Intel Quartus Prime sebelum menjana IP EMIF dan reka bentuk bekasample.

1. Lancarkan perisian Intel Quartus Prime dan pilih File ➤ Project Wizard Baharu. Klik Seterusnya. Reka Bentuk CthampPanduan Mula Pantas untuk Antara Muka Memori Luaran Intel Agilex™ FPGA IP
2. Tentukan direktori ( ), nama untuk projek Intel Quartus Prime ( ), dan nama entiti reka bentuk peringkat atas ( ) yang anda ingin buat. Klik Seterusnya.
3. Sahkan bahawa Projek Kosong telah dipilih. Klik Seterusnya dua kali.
4. Di bawah Keluarga, pilih Intel Agilex.
5. Di bawah Penapis nama, taip nombor bahagian peranti.
6. Di bawah Peranti yang tersedia, pilih peranti yang sesuai.
7. Klik Selesai.

Menjana dan Mengkonfigurasi IP EMIF

Langkah berikut menggambarkan cara menjana dan mengkonfigurasi IP EMIF. Panduan ini mencipta antara muka DDR4, tetapi langkah-langkahnya adalah serupa untuk protokol lain. (Langkah ini mengikut aliran Katalog IP (berdiri sendiri); jika anda memilih untuk menggunakan aliran Pereka Platform (sistem) sebaliknya, langkahnya adalah serupa.)

1. Dalam tetingkap Katalog IP, pilih Antaramuka Memori Luaran Intel Agilex FPGA IP. (Jika tetingkap Katalog IP tidak kelihatan, pilih View ➤ Katalog IP.)
2. Dalam Editor Parameter IP, berikan nama entiti untuk IP EMIF (nama yang anda berikan di sini menjadi file nama untuk IP) dan tentukan direktori. Klik Buat.
3. Editor parameter mempunyai berbilang tab di mana anda mesti mengkonfigurasi parameter untuk mencerminkan pelaksanaan EMIF anda.

Garis Panduan Editor Parameter EMIF Intel Agilex
Topik ini menyediakan panduan peringkat tinggi untuk meparameterkan tab dalam editor parameter IP Intel Agilex EMIF.

Jadual 1. Garis Panduan Editor Parameter EMIF

Tab Editor Parameter	Garis panduan
Umum	Pastikan parameter berikut dimasukkan dengan betul: • Gred kelajuan untuk peranti. • Kekerapan jam memori. • Kekerapan jam rujukan PLL.
Ingatan	• Rujuk helaian data untuk peranti memori anda memasukkan parameter pada Ingatan tab. • Anda juga harus memasukkan lokasi tertentu untuk PIN ALERT#. (Terpakai pada protokol memori DDR4 sahaja.)
Mem I/O	• Untuk penyiasatan projek awal, anda boleh menggunakan tetapan lalai pada Mem I/O tab. • Untuk pengesahan reka bentuk lanjutan, anda harus melakukan simulasi papan untuk memperoleh tetapan penamatan yang optimum.
FPGA I/O	• Untuk penyiasatan projek awal, anda boleh menggunakan tetapan lalai pada FPGA I/O tab. • Untuk pengesahan reka bentuk lanjutan, anda harus melakukan simulasi papan dengan model IBIS yang berkaitan untuk memilih piawaian I/O yang sesuai.
Mem Masa	• Untuk penyiasatan projek awal, anda boleh menggunakan tetapan lalai pada Mem Masa tab. • Untuk pengesahan reka bentuk lanjutan, anda harus memasukkan parameter mengikut helaian data peranti memori anda.
Pengawal	Tetapkan parameter pengawal mengikut konfigurasi dan tingkah laku yang diingini untuk pengawal memori anda.
Diagnostik	Anda boleh menggunakan parameter pada Diagnostik tab untuk membantu dalam menguji dan menyahpepijat antara muka memori anda.
Example Designs	The Example Designs tab membolehkan anda menjana reka bentuk examples untuk sintesis dan untuk simulasi. Reka bentuk yang dihasilkan example ialah sistem EMIF lengkap yang terdiri daripada IP EMIF dan pemacu yang menjana trafik rawak untuk mengesahkan antara muka memori.

Untuk maklumat terperinci tentang parameter individu, rujuk bab yang sesuai untuk protokol ingatan anda dalam Panduan Pengguna IP Antara Muka Memori Luaran Intel Agilex FPGA.

Menjana Reka Bentuk EMIF Boleh Disintesis Example

Untuk kit pembangunan Intel Agilex, adalah memadai untuk meninggalkan kebanyakan tetapan IP EMIF Intel Agilex pada nilai lalainya. Untuk menjana reka bentuk yang boleh disintesis example, ikuti langkah berikut:

1. Pada Example Designs tab, pastikan kotak Synthesis ditandakan.
   • Jika anda melaksanakan antara muka tunggal exampreka bentuk, konfigurasi IP EMIF dan klik File➤ Simpan untuk menyimpan tetapan semasa ke dalam variasi IP pengguna file ( .ip).
     • Jika anda melaksanakan bekasampreka bentuk dengan berbilang antara muka, nyatakan Bilangan IP kepada bilangan antara muka yang dikehendaki. Anda boleh melihat jumlah bilangan ID EMIF sama dengan Bilangan IP yang dipilih. Ikuti langkah ini untuk mengkonfigurasi setiap antara muka:
   •  Pilih Cal-IP untuk menentukan sambungan antara muka ke IP Kalibrasi.
   • Konfigurasikan IP EMIF dengan sewajarnya dalam semua Tab Editor Parameter.
   • Kembali ke Examptab Reka Bentuk dan klik Tangkap pada ID EMIF yang dikehendaki.
   • Ulangi langkah a hingga c untuk semua ID EMIF.
   • Anda boleh mengklik butang Kosongkan untuk mengalih keluar parameter yang ditangkap dan ulangi langkah a hingga c untuk membuat perubahan pada IP EMIF.
   • klik File➤ Simpan untuk menyimpan tetapan semasa ke dalam variasi IP pengguna file ( .ip).
2. Klik Jana Example Design di penjuru kanan sebelah atas tetingkap.
3. Tentukan direktori untuk reka bentuk EMIF cthample dan klik OK. Penjanaan reka bentuk EMIF yang berjaya example mencipta yang berikut fileditetapkan di bawah direktori qii.
4. klik File ➤ Keluar untuk keluar dari tetingkap IP Parameter Editor Pro. Sistem menggesa, Perubahan terkini belum dihasilkan. Jana sekarang? Klik Tidak untuk meneruskan aliran seterusnya.
5. Untuk membuka bekasampreka bentuk, klik File ➤ Buka Projek, dan navigasi ke /ample_name>/qii/ed_synth.qpf dan klik Buka.
   Nota: Untuk maklumat mengenai penyusunan dan pengaturcaraan reka bentuk example, rujuk
   Menyusun dan Mengaturcarakan Intel Agilex EMIF Design Example.

Rajah 4. Reka Bentuk Boleh Synthesizable Dijana Cthample File Struktur

Untuk maklumat tentang membina sistem dengan dua atau lebih antara muka memori luaran, rujuk Mencipta Contoh Reka Bentukampdengan Antara Muka EMIF Berbilang, dalam Antara Muka Memori Luaran Panduan Pengguna IP Intel Agilex FPGA. Untuk maklumat tentang menyahpepijat berbilang antara muka, rujuk Mendayakan Kit Alat EMIF dalam Reka Bentuk Sedia Ada, dalam Panduan Pengguna IP Intel Agilex FPGA Antara Muka Memori Luaran.

Nota: Jika anda tidak memilih kotak semak Simulasi atau Sintesis, direktori destinasi hanya mengandungi reka bentuk Pereka Platform files, yang tidak boleh disusun oleh perisian Intel Quartus Prime secara langsung, tetapi yang anda boleh view atau edit dalam Pereka Platform. Dalam keadaan ini anda boleh menjalankan arahan berikut untuk menjana sintesis dan simulasi file set.

• Untuk mencipta projek boleh kompilasi, anda mesti menjalankan quartus_sh -t make_qii_design.tclscript dalam direktori destinasi.
• Untuk mencipta projek simulasi, anda mesti menjalankan skrip quartus_sh -t make_sim_design.tcl dalam direktori destinasi.

Nota: Jika anda telah menghasilkan reka bentuk example dan kemudian membuat perubahan padanya dalam editor parameter, anda mesti menjana semula reka bentuk exampuntuk melihat perubahan anda dilaksanakan. Reka bentuk yang baru dijana example tidak menulis ganti reka bentuk sedia ada example files.

Menjana Reka Bentuk EMIF Example untuk Simulasi

Untuk kit pembangunan Intel Agilex, adalah memadai untuk meninggalkan kebanyakan tetapan IP EMIF Intel Agilex pada nilai lalainya. Untuk menjana reka bentuk exampuntuk simulasi, ikuti langkah berikut:

1. Pada Example Designs tab, pastikan kotak Simulasi ditandakan. Pilih juga format HDL Simulasi yang diperlukan, sama ada Verilog atau VHDL.
2. Konfigurasikan IP EMIF dan klik File ➤ Simpan untuk menyimpan tetapan semasa ke dalam variasi IP pengguna file ( .ip).
3. Klik Jana Example Design di penjuru kanan sebelah atas tetingkap.
4. Tentukan direktori untuk reka bentuk EMIF cthample dan klik OK. Penjanaan reka bentuk EMIF yang berjaya example mencipta berbilang file set untuk pelbagai simulator yang disokong, di bawah direktori sim/ed_sim.
5. klik File ➤ Keluar untuk keluar dari tetingkap IP Parameter Editor Pro. Sistem menggesa, Perubahan terkini belum dihasilkan. Jana sekarang? Klik Tidak untuk meneruskan aliran seterusnya.

Reka Bentuk Simulasi Dijana Cthample File Struktur

Nota: Antara Muka Memori Luaran Intel Agilex FPGA IP pada masa ini hanya menyokong simulator VCS, ModelSim/QuestaSim dan Xcelium. Sokongan simulator tambahan dirancang dalam keluaran akan datang.

Nota: Jika anda tidak memilih kotak semak Simulasi atau Sintesis, direktori destinasi hanya mengandungi reka bentuk Pereka Platform files, yang tidak boleh disusun oleh perisian Intel Quartus Prime secara langsung, tetapi yang anda boleh view atau edit dalam Pereka Platform. Dalam keadaan ini anda boleh menjalankan arahan berikut untuk menjana sintesis dan simulasi file set.

• Untuk mencipta projek boleh kompilasi, anda mesti menjalankan skrip quartus_sh -t make_qii_design.tcl dalam direktori destinasi.
• Untuk mencipta projek simulasi, anda mesti menjalankan skrip quartus_sh -t make_sim_design.tcl dalam direktori destinasi.

Nota: Jika anda telah menghasilkan reka bentuk example dan kemudian membuat perubahan padanya dalam editor parameter, anda mesti menjana semula reka bentuk exampuntuk melihat perubahan anda dilaksanakan. Reka bentuk yang baru dijana example tidak menulis ganti reka bentuk sedia ada example files.

Simulasi Berbanding Pelaksanaan Perkakasan
Untuk simulasi antara muka memori luaran, anda boleh memilih sama ada langkau penentukuran atau penentukuran penuh pada tab Diagnostik semasa penjanaan IP.

Model Simulasi EMIF
Jadual ini membandingkan ciri-ciri penentukuran langkau dan model penentukuran penuh.

Jadual 2. Model Simulasi EMIF: Langkau Penentukuran berbanding Penentukuran Penuh

Langkau Penentukuran	Penentukuran Penuh
Simulasi peringkat sistem memfokuskan pada logik pengguna.	Simulasi antara muka memori memfokuskan pada penentukuran.
Butiran penentukuran tidak ditangkap.	Menangkap semua stages penentukuran.
Mempunyai keupayaan untuk menyimpan dan mendapatkan semula data.	Termasuk meratakan, meja makan per-bit, dsb.
Mewakili kecekapan yang tepat.
Tidak menganggap papan condong.

Simulasi RTL Berbanding Pelaksanaan Perkakasan
Jadual ini menyerlahkan perbezaan utama antara simulasi EMIF dan pelaksanaan perkakasan.

Jadual 3. Simulasi EMIF RTL Berbanding Pelaksanaan Perkakasan

Simulasi RTL	Pelaksanaan Perkakasan
Kod permulaan dan penentukuran Nios® dilaksanakan secara selari.	Kod permulaan dan penentukuran Nios dilaksanakan secara berurutan.
Antara muka menegaskan isyarat cal_done secara serentak dalam simulasi.	Operasi fitter menentukan susunan penentukuran, dan antara muka tidak menegaskan cal_done secara serentak.

Anda harus menjalankan simulasi RTL berdasarkan corak trafik untuk aplikasi reka bentuk anda. Ambil perhatian bahawa simulasi RTL tidak memodelkan kelewatan surih PCB yang boleh menyebabkan percanggahan dalam kependaman antara simulasi RTL dan pelaksanaan perkakasan.

 Mensimulasikan IP Antara Muka Memori Luaran Dengan ModelSim
Prosedur ini menunjukkan cara untuk mensimulasikan reka bentuk EMIF example.

1. Lancarkan perisian Mentor Graphics* ModelSim dan pilih File ➤ Tukar Direktori. Navigasi ke direktori sim/ed_sim/mentor dalam reka bentuk yang dihasilkan example folder.
2. Sahkan bahawa tetingkap Transkrip dipaparkan di bahagian bawah skrin. Jika tetingkap Transkrip tidak kelihatan, paparkannya dengan mengklik View ➤ Transkrip.
3. Dalam tetingkap Transkrip, jalankan sumber msim_setup.tcl.
4. Selepas sumber msim_setup.tcl selesai dijalankan, jalankan ld_debug dalam tetingkap Transkrip.
5. Selepas ld_debug selesai berjalan, sahkan bahawa tetingkap Objek dipaparkan. Jika tetingkap Objek tidak kelihatan, paparkannya dengan mengklik View ➤ Objek.
6. Dalam tetingkap Objek, pilih isyarat yang anda mahu simulasi dengan mengklik kanan dan memilih Tambah Gelombang.
7. Selepas anda selesai memilih isyarat untuk simulasi, laksanakan run -all dalam tetingkap Transkrip. Simulasi berjalan sehingga ia selesai.
8. Jika simulasi tidak kelihatan, klik View ➤ Gelombang.

Penempatan Pin untuk Intel Agilex EMIF IP
Topik ini menyediakan garis panduan untuk peletakan pin.

Berakhirview
FPGA Intel Agilex mempunyai struktur berikut:

• Setiap peranti mengandungi sehingga 8 bank I/O.
• Setiap bank I/O mengandungi 2 bank sub-I/O.
• Setiap bank sub-I/O mengandungi 4 lorong.
• Setiap lorong mengandungi 12 pin I/O (GPIO) tujuan umum.

Garis Panduan Pin Am
Berikut ialah garis panduan pin am.

Nota: Untuk maklumat pin yang lebih terperinci, rujuk bahagian Pin IP dan Perancangan Sumber Intel Agilex FPGA EMIF dalam bab khusus protokol untuk protokol memori luaran anda, dalam Panduan Pengguna IP Antara Muka Memori Luaran Intel Agilex FPGA.

• Pastikan pin untuk antara muka memori luaran yang diberikan berada dalam baris I/O yang sama.
• Antara muka yang merangkumi beberapa bank mesti memenuhi keperluan berikut:
  •  Bank mesti bersebelahan antara satu sama lain. Untuk maklumat tentang bank bersebelahan, rujuk kepada topik EMIF Architecture: I/O Bank dalam Panduan Pengguna IP Antaramuka Memori Luaran Intel Agilex FPGA.
•  Semua alamat dan arahan dan pin yang berkaitan mesti berada dalam satu subbank.
• Alamat dan arahan dan pin data boleh berkongsi sub-bank di bawah syarat berikut:
  • Alamat dan arahan dan pin data tidak boleh berkongsi lorong I/O.
  • Hanya lorong I/O yang tidak digunakan dalam bank alamat dan arahan boleh mengandungi pin data.

Jadual 4. Kekangan Pin Am

Jenis Isyarat	Kekangan
Strob Data	Semua isyarat kepunyaan kumpulan DQ mesti berada di lorong I/O yang sama.
Data	Pin DQ yang berkaitan mesti berada di lorong I/O yang sama. Untuk protokol yang tidak menyokong talian data dwiarah, isyarat baca hendaklah dikumpulkan secara berasingan daripada isyarat tulis.
Alamat dan Perintah	Pin Alamat dan Perintah mesti berada di lokasi yang telah ditetapkan dalam sub-bank I/O.

Nota: Untuk maklumat pin yang lebih terperinci, rujuk bahagian Pin IP dan Perancangan Sumber Intel Agilex FPGA EMIF dalam bab khusus protokol untuk protokol memori luaran anda, dalam Panduan Pengguna IP Antara Muka Memori Luaran Intel Agilex FPGA.

• Pastikan pin untuk antara muka memori luaran yang diberikan berada dalam baris I/O yang sama.
• Antara muka yang merangkumi beberapa bank mesti memenuhi keperluan berikut:
  • Bank mesti bersebelahan antara satu sama lain. Untuk maklumat tentang bank bersebelahan, rujuk kepada topik EMIF Architecture: I/O Bank dalam Panduan Pengguna IP Antaramuka Memori Luaran Intel Agilex FPGA.
• Semua alamat dan arahan dan pin yang berkaitan mesti berada dalam satu subbank.
• Alamat dan arahan dan pin data boleh berkongsi sub-bank di bawah syarat berikut:
  • Alamat dan arahan dan pin data tidak boleh berkongsi lorong I/O.
  • Hanya lorong I/O yang tidak digunakan dalam bank alamat dan arahan boleh mengandungi pin data.

Menjana Reka Bentuk Cthample dengan Pilihan Konfigurasi TG

Reka bentuk EMIF yang dijana example termasuk blok penjana trafik (TG). Secara lalai, reka bentuk example menggunakan blok TG mudah (altera_tg_avl) yang hanya boleh ditetapkan semula untuk melancarkan semula corak trafik berkod keras. Jika perlu, anda boleh memilih untuk mendayakan penjana trafik boleh dikonfigurasikan (TG2). Dalam penjana trafik boleh dikonfigurasikan (TG2) (altera_tg_avl_2), anda boleh mengkonfigurasi corak trafik dalam masa nyata melalui daftar kawalan—bermaksud anda tidak perlu menyusun semula reka bentuk untuk menukar atau melancarkan semula corak trafik. Penjana trafik ini menyediakan kawalan halus ke atas jenis trafik yang dihantar pada antara muka kawalan EMIF. Selain itu, ia menyediakan daftar status yang mengandungi maklumat kegagalan terperinci.

Mendayakan Penjana Trafik dalam Cth Reka Bentukample

Anda boleh mendayakan penjana trafik boleh dikonfigurasikan daripada tab Diagnostik dalam editor parameter EMIF. Untuk mendayakan penjana trafik boleh dikonfigurasikan, hidupkan Gunakan penjana trafik Avalon boleh dikonfigurasikan 2.0 pada tab Diagnostik.

Rajah 6.

• Anda boleh memilih untuk melumpuhkan corak trafik lalai stage atau lalu lintas yang dikonfigurasikan pengguna stage, tetapi anda mesti mempunyai sekurang-kurangnya satu stage didayakan. Untuk maklumat mengenai s initages, rujuk Corak Trafik Lalai dan Corak Trafik Konfigurasi Pengguna dalam Antara Muka Memori Luaran Panduan Pengguna IP Intel Agilex FPGA.
• Parameter tempoh ujian TG2 hanya digunakan pada corak trafik lalai. Anda boleh memilih tempoh ujian pendek, sederhana atau tidak terhingga.
• anda boleh memilih salah satu daripada dua nilai untuk parameter Mod Antara Muka Konfigurasi TG2:
  • JTAG: Membenarkan penggunaan GUI dalam konsol sistem. Untuk maklumat lanjut, rujuk Antara Muka Konfigurasi Penjana Trafik dalam Antara Muka Memori Luaran Panduan Pengguna IP Intel Agilex FPGA.
  • Eksport: Membenarkan penggunaan logik RTL tersuai untuk mengawal corak trafik.

Menggunakan Reka Bentuk Exampdengan Kit Alat Nyahpepijat EMIF

Sebelum melancarkan Kit Alat Nyahpepijat EMIF, pastikan anda telah mengkonfigurasi peranti anda dengan pengaturcaraan file yang mempunyai Kit Alat Nyahpepijat EMIF didayakan. Untuk melancarkan Kit Alat Nyahpepijat EMIF, ikuti langkah berikut:

1. Dalam perisian Intel Quartus Prime, buka System Console dengan memilih Tools ➤ System Debugging Tools ➤ System Console.
2. [Langkau langkah ini jika projek anda sudah dibuka dalam perisian Intel Quartus Prime.] Dalam Konsol Sistem, muatkan objek SRAM file (.sof) yang anda memprogramkan papan (seperti yang diterangkan dalam Prasyarat untuk Menggunakan Kit Alat Nyahpepijat EMIF, dalam Antara Muka Memori Luaran Panduan Pengguna IP Intel Agilex FPGA).
3. Pilih contoh untuk nyahpepijat.
4. Pilih Kit Alat Nyahpepijat Penentukuran EMIF untuk penyahpepijatan penentukuran EMIF, seperti yang diterangkan dalam Menjana Bekas Reka Bentukample dengan Pilihan Penentukuran Nyahpepijat. Sebagai alternatif, pilih Kit Konfigurasi EMIF TG untuk penyahpepijatan penjana trafik, seperti yang diterangkan dalam Menjana Bekas Reka Bentukample dengan Pilihan Konfigurasi TG.
5. Klik Open Toolkit untuk membuka utama view daripada Kit Alat Nyahpepijat EMIF.
6. Jika terdapat berbilang kejadian EMIF dalam reka bentuk yang diprogramkan, pilih lajur (laluan ke JTAG master) dan ID antara muka memori bagi contoh EMIF untuk mengaktifkan kit alat.
7. Klik Aktifkan Antara Muka untuk membenarkan kit alat membaca parameter antara muka dan status penentukuran.
8. Anda mesti nyahpepijat satu antara muka pada satu masa; oleh itu, untuk menyambung ke antara muka lain dalam reka bentuk, anda mesti menyahaktifkan antara muka semasa dahulu.

Berikut adalah exampsedikit laporan daripada Kit Alat Nyahpepijat EMIF dan Kit Alat Konfigurasi EMIF TG:, masing-masing.

Nota: Untuk butiran tentang penyahpepijatan penentukuran, rujuk Penyahpepijatan dengan Kit Alat Nyahpepijat Antara Muka Memori Luaran, dalam Panduan Pengguna IP Antara Muka Memori Luaran Intel Agilex FPGA.

Nota: Untuk butiran mengenai penyahpepijatan penjana trafik, rujuk Antara Muka Pengguna Konfigurasi Penjana Trafik, dalam Panduan Pengguna IP Antara Muka Memori Luaran Intel Agilex FPGA.

Reka Bentuk Cthample Penerangan untuk Antara Muka Memori Luaran Intel Agilex FPGA IP

Apabila anda membuat parameter dan menjana IP EMIF anda, anda boleh menentukan bahawa sistem mencipta direktori untuk simulasi dan sintesis file set, dan jana file ditetapkan secara automatik. Jika anda memilih Simulasi atau Sintesis di bawah Cthample Reka bentuk Files pada Example Designs tab, sistem mencipta simulasi lengkap file set atau sintesis lengkap file ditetapkan, mengikut pilihan anda.

Reka Bentuk Sintesis Cthample
Reka bentuk sintesis example mengandungi blok utama yang ditunjukkan dalam rajah di bawah.

• Penjana trafik, yang merupakan Avalon®-MM yang boleh disintesis examppemandu yang melaksanakan corak pseudo-rawak membaca dan menulis kepada bilangan alamat berparameter. Penjana trafik juga memantau data yang dibaca daripada memori untuk memastikan ia sepadan dengan data bertulis dan menegaskan kegagalan sebaliknya.
• Contoh antara muka memori, yang termasuk:
  • Pengawal memori yang menyederhana antara antara muka Avalon-MM dan antara muka AFI.
  • PHY, yang berfungsi sebagai antara muka antara pengawal memori dan peranti memori luaran untuk melaksanakan operasi baca dan tulis.

Rajah 7. Reka Bentuk Sintesis Cthample

Nota: Jika satu atau lebih parameter Mod Perkongsian PLL, Mod Perkongsian DLL, atau Mod Perkongsian OCT ditetapkan kepada sebarang nilai selain Tiada Perkongsian, reka bentuk sintesis example akan mengandungi dua contoh antara muka penjana trafik/memori. Dua kejadian antara muka penjana trafik/memori hanya berkaitan dengan sambungan PLL/DLL/OCT yang dikongsi seperti yang ditakrifkan oleh tetapan parameter. Contoh antara muka penjana trafik/memori menunjukkan cara anda boleh membuat sambungan sedemikian dalam reka bentuk anda sendiri.

Reka Bentuk Simulasi Cthample
Reka bentuk simulasi example mengandungi blok utama yang ditunjukkan dalam rajah berikut.

• Contoh reka bentuk sintesis cthample. Seperti yang diterangkan dalam bahagian sebelumnya, reka bentuk sintesis example mengandungi penjana trafik, komponen penentukuran, dan contoh antara muka memori. Blok ini lalai kepada model simulasi abstrak jika sesuai untuk simulasi pantas.
• Model memori, yang bertindak sebagai model generik yang mematuhi spesifikasi protokol memori. Selalunya, vendor memori menyediakan model simulasi untuk komponen memori khusus mereka yang boleh anda muat turun daripada mereka webtapak.
• Pemeriksa status, yang memantau isyarat status daripada IP antara muka memori luaran dan penjana trafik, untuk menandakan keadaan lulus atau gagal keseluruhan.

Rajah 10. Reka Bentuk Simulasi Cthample

ExampTab Antara Muka Reka Bentuk
Editor parameter termasuk Examptab le Designs yang membolehkan anda membuat parameter dan menjana ex reka bentuk andaamples.

Antara Muka Memori Luaran Intel Agilex FPGA IP Design Example Arkib Panduan Pengguna

Versi IP adalah sama dengan versi perisian Intel Quartus Prime Design Suite sehingga v19.1. Daripada perisian Intel Quartus Prime Design Suite versi 19.2 atau lebih baru, IP mempunyai skema versi IP baharu. Jika versi teras IP tidak disenaraikan, panduan pengguna untuk versi teras IP sebelumnya terpakai.

Versi Teras IP	Panduan Pengguna
2.4.0	Antara Muka Memori Luaran Intel Agilex FPGA IP Design Example Arkib Panduan Pengguna
2.3.0	Antara Muka Memori Luaran Intel Agilex FPGA IP Design Example Arkib Panduan Pengguna
2.3.0	Antara Muka Memori Luaran Intel Agilex FPGA IP Design Example Arkib Panduan Pengguna
2.1.0	Antara Muka Memori Luaran Intel Agilex FPGA IP Design Example Arkib Panduan Pengguna
19.3	Antara Muka Memori Luaran Intel Agilex FPGA IP Design Example Arkib Panduan Pengguna

Sejarah Semakan Dokumen untuk Antara Muka Memori Luaran Intel Agilex FPGA IP Design Example Panduan Pengguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2021.06.21	21.2	2.4.2	Dalam Reka Bentuk Cthample Mula Pantas bab: • Menambah nota pada Menyusun dan Mengaturcarakan Intel Agilex EMIF Design Example topik. • Mengubah suai tajuk Menjana Reka Bentuk Cthample dengan Pilihan Penentukuran Nyahpepijat topik. • Menambahkan Menjana Reka Bentuk Cthample dengan Pilihan Konfigurasi TG dan Mendayakan Penjana Trafik dalam Cth Reka Bentukample topik. • Mengubah suai langkah 2, 3 dan 4, mengemas kini beberapa angka dan menambah nota, dalam Menggunakan Reka Bentuk Exampdengan Kit Alat Nyahpepijat EMIF topik.
2021.03.29	21.1	2.4.0	Dalam Reka Bentuk Cthample Mula Pantas bab: • Menambah nota pada Menjana Reka Bentuk EMIF Boleh Disintesis Example dan Menjana Reka Bentuk EMIF Example untuk Simulasi topik. • Mengemas kini File Gambar rajah struktur dalam Menjana Reka Bentuk EMIF Example untuk Simulasi topik.
2020.12.14	20.4	2.3.0	Dalam Reka Bentuk Cthample Mula Pantas bab, membuat perubahan berikut: • Mengemas kini Menjana Reka Bentuk EMIF Boleh Disintesis Example topik untuk memasukkan reka bentuk berbilang EMIF. • Mengemas kini angka untuk langkah 3, dalam Menjana Reka Bentuk EMIF Example untuk Simulasi topik.
2020.10.05	20.3	2.3.0	Dalam Reka Bentuk Cthample Panduan Mula Pantas bab, membuat perubahan berikut: • Dalam Mencipta Projek EMIF, kemas kini imej dalam langkah 6. • Dalam Menjana Reka Bentuk EMIF Boleh Disintesis Example, mengemas kini angka dalam langkah 3. • Dalam Menjana Reka Bentuk EMIF Example untuk Simulasi, mengemas kini angka dalam langkah 3. • Dalam Simulasi Berbanding Pelaksanaan Perkakasan, membetulkan kesilapan kesilapan kecil dalam jadual kedua. • Dalam Menggunakan Reka Bentuk Exampdengan Kit Alat Nyahpepijat EMIF, ubah suai langkah 6, tambah langkah 7 dan 8.
bersambung…

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Perubahan
2020.04.13	20.1	2.1.0	• Di dalam Tentang bab, mengubah suai jadual dalam Maklumat Keluaran topik. • Di dalam Reka Bentuk Cthample Panduan Mula Pantas bab: — Langkah 7 diubah suai dan imej yang berkaitan, dalam Menjana Reka Bentuk EMIF Boleh Disintesis Example topik. - Mengubah suai Menjana Reka Bentuk Cthample dengan Pilihan Nyahpepijat topik. - Mengubah suai Menggunakan Reka Bentuk Exampdengan Kit Alat Nyahpepijat EMIF topik.
2019.12.16	19.4	2.0.0	• Di dalam Reka Bentuk Cthample Mula Pantas bab: — Mengemas kini ilustrasi dalam langkah 6 daripada Mencipta Projek EMIF topik. — Mengemas kini ilustrasi dalam langkah 4 daripada Menjana Reka Bentuk EMIF Boleh Disintesis Example topik. — Mengemas kini ilustrasi dalam langkah 4 daripada Menjana Reka Bentuk EMIF Example untuk Simulasi topik. — Langkah 5 diubah suai dalam Menjana Reka Bentuk EMIF Example untuk Simulasi topik. - Mengubah suai Garis Panduan Pin Am dan Bank Bersebelahan bahagian dari Penempatan Pin untuk Intel Agilex EMIF IP topik.
2019.10.18	19.3		• Di dalam Mencipta Projek EMIF topik, mengemas kini imej dengan titik 6. • Di dalam Menjana dan Mengkonfigurasi IP EMIF topik, mengemas kini angka dengan langkah 1. • Dalam jadual dalam Garis Panduan Editor Parameter EMIF Intel Agilex topik, menukar penerangan untuk Papan tab. • Di dalam Menjana Reka Bentuk EMIF Boleh Disintesis Example dan Menjana Reka Bentuk EMIF Example untuk Simulasi topik, mengemas kini imej dalam langkah 3 setiap topik. • Di dalam Menjana Reka Bentuk EMIF Example untuk Simulasi topik, mengemas kini Reka Bentuk Simulasi Dijana Cthample File Struktur rajah dan ubah suai nota mengikut rajah. • Di dalam Menjana Reka Bentuk EMIF Boleh Disintesis Example topik, menambah langkah dan angka untuk berbilang antara muka.
2019.07.31	19.2	1.2.0	• Ditambah Mengenai Antara Muka Memori Luaran Intel Agilex FPGA IP bab dan Maklumat Keluaran. • Tarikh dan nombor versi dikemas kini. • Peningkatan kecil kepada Reka Bentuk Sintesis Cthample angka dalam Reka Bentuk Sintesis Cthample topik.
2019.04.02	19.1		• Keluaran awal.

Sejarah Semakan Dokumen untuk Antara Muka Memori Luaran Intel Agilex FPGA IP Design Example Panduan Pengguna

Dokumen / Sumber

intel UG-20219 Antara Muka Memori Luaran Intel Agilex FPGA IP Design Example [pdf] Panduan Pengguna UG-20219 Antara Muka Memori Luaran Intel Agilex FPGA IP Design Example, UG-20219, Antara Muka Memori Luaran Intel Agilex FPGA IP Design Example, Antara Muka Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Rujukan

• Manual Pengguna