UG-20219 Kanpoko Memoria Interfazeak Intel Agilex FPGA IP Diseinua Example

Kanpoko memoria-interfazeei buruz Intel® Agilex™ FPGA IP

Argitaratze informazioa

IP bertsioak Intel® Quartus® Prime Design Suite softwarearen bertsio berberak dira v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsiotik edo geroago, IP nukleoek IP bertsioen eskema berria dute. IP bertsioaren eskema (XYZ) zenbakia software bertsio batetik bestera aldatzen da. Aldaketa bat:

• X-k IParen berrikuspen garrantzitsu bat adierazten du. Intel Quartus Prime softwarea eguneratzen baduzu, IP birsortu behar duzu.
• Y-k IPak ezaugarri berriak dituela adierazten du. Sortu zure IPa eginbide berri hauek sartzeko.
• Z-k adierazten du IPak aldaketa txikiak dituela. Birsortu zure IP aldaketa hauek sartzeko.
  

  Elementua	Deskribapena
  IP bertsioa	2.4.2
  Intel Quartus Prime	21.2
  Argitaratze data	2021.06.21

Diseinua Adibample Kanpoko memoria-interfazeetarako Hasierako Gida azkarra Intel Agilex™ FPGA IP

Diseinu automatizatu bat adibidezampfluxua Intel Agilex™ kanpoko memoria interfazeetarako eskuragarri dago. Sortu Example Diseinuak Ex. botoianample Diseinuak fitxak sintesi eta simulazio diseinua zehaztu eta sortzeko aukera ematen du, adibidezample file zure EMIF IP balioztatzeko erabil ditzakezun multzoak. Diseinu bat sor dezakezu adibidezampIntel FPGA garapen-kitarekin bat datorren fitxategia, edo zuk sortzen duzun edozein EMIF IPrekin. Diseinua erabil dezakezu adibidezample zure ebaluazioa laguntzeko, edo zure sistemaren abiapuntu gisa.

Diseinu orokorra Adibample Lan-fluxuak

EMIF Proiektu bat sortzea

Intel Quartus Prime softwarearen 17.1 bertsiorako eta ondorengoetarako, Intel Quartus Prime proiektu bat sortu behar duzu EMIF IPa eta diseinua sortu aurretik.ample.

1. Abiarazi Intel Quartus Prime softwarea eta hautatu File ➤ Proiektu berriaren morroia. Sakatu Hurrengoa. Diseinua Adibample Kanpoko memoria-interfazeetarako Hasierako Gida azkarra Intel Agilex™ FPGA IP
2. Zehaztu direktorio bat ( ), Intel Quartus Prime proiektuaren izena ( ), eta goi-mailako diseinu-entitatearen izena ( ) sortu nahi duzun. Sakatu Hurrengoa.
3. Egiaztatu Hutsik Proiektua hautatuta dagoela. Sakatu Hurrengoa bi aldiz.
4. Familia atalean, hautatu Intel Agilex.
5. Izena iragazkia atalean, idatzi gailuaren pieza-zenbakia.
6. Gailu erabilgarrien atalean, hautatu gailu egokia.
7. Sakatu Amaitu.

EMIF IP-a sortzea eta konfiguratzea

Hurrengo urratsek EMIF IP-a nola sortu eta konfiguratu azaltzen dute. Ibilbide honek DDR4 interfazea sortzen du, baina urratsak antzekoak dira beste protokoloetarako. (Urrats hauek IP Katalogoaren (autonomia) fluxua jarraitzen dute; horren ordez Platform Designer (sistema) fluxua erabiltzea aukeratzen baduzu, urratsak antzekoak dira.)

1. IP Katalogoko leihoan, hautatu Kanpoko Memoria Interfazeak Intel Agilex FPGA IP. (IP Katalogoaren leihoa ikusten ez bada, hautatu View ➤ IP Katalogoa.)
2. IP parametroen editorean, eman entitate-izen bat EMIF IP-rako (hemen ematen duzun izena izango da file IP-rako izena) eta zehaztu direktorio bat. Sakatu Sortu.
3. Parametroen editoreak hainbat fitxa ditu, non parametroak konfiguratu behar dituzun zure EMIF inplementazioa islatzeko.

Intel Agilex EMIF parametro editorearen gidalerroak
Gai honek goi-mailako jarraibideak eskaintzen ditu Intel Agilex EMIF IP parametroen editorearen fitxak parametrizatzeko.

1. taula. EMIF parametroen editorearen jarraibideak

Parametroen editorea fitxa	Jarraibideak
Orokorra	Ziurtatu ondoko parametroak behar bezala sartu direla: • Gailuaren abiadura-maila. • Memoriaren erlojuaren maiztasuna. • PLL erreferentziako erlojuaren maiztasuna.
Memoria	• Jo ezazu zure memoria-gailuaren datu-orrian parametroak sartzeko Memoria fitxa. • ALERT# pinaren kokapen zehatz bat ere sartu beharko zenuke. (DDR4 memoria-protokoloari soilik aplikatzen zaio.)
Mem I/O	• Hasierako proiektuaren ikerketetarako, ezarpen lehenetsiak erabil ditzakezu Mem I/O fitxa. • Diseinu aurreratua baliozkotzeko, plakaren simulazioa egin beharko zenuke amaiera-ezarpen optimoak lortzeko.
FPGA I/O	• Hasierako proiektuaren ikerketetarako, ezarpen lehenetsiak erabil ditzakezu FPGA I/O fitxa. • Diseinu aurreratua baliozkotzeko, plaken simulazioa egin beharko zenuke lotutako IBIS ereduekin, I/O estandar egokiak hautatzeko.
Mem Denbora	• Hasierako proiektuaren ikerketetarako, ezarpen lehenetsiak erabil ditzakezu Mem Denbora fitxa. • Diseinu aurreratua baliozkotzeko, parametroak sartu behar dituzu zure memoria-gailuaren datu-orriaren arabera.
Kontrolatzailea	Ezarri kontrolagailuaren parametroak zure memoria kontrolagailuaren konfigurazio eta portaeraren arabera.
Diagnostikoak	Parametroak erabil ditzakezu Diagnostikoak fitxa zure memoria interfazea probatzen eta arazketan laguntzeko.
Example Diseinuak	The Example Diseinuak fitxak diseinua sortzeko aukera ematen dizu, adibidezampsintesirako eta simulaziorako. Sortutako diseinua adibidezample EMIF IP sistema osoa eta memoria interfazea baliozkotzeko ausazko trafikoa sortzen duen kontrolatzaile batek osatutako EMIF sistema da.

Banakako parametroei buruzko informazio zehatza lortzeko, ikusi zure memoria-protokoloari dagokion kapitulua Intel Agilex FPGA IP Erabiltzailearen Gidako Kanpoko Memoria Interfazeak.

EMIF Diseinu Sintetizagarria sortzea Adibample

Intel Agilex garapen-kiterako, nahikoa da Intel Agilex EMIF IP ezarpen gehienak balio lehenetsietan uztea. Diseinu sintetizagarria sortzeko adibidezample, jarraitu urrats hauek:

1. Adibample Diseinuak fitxan, ziurtatu Sintesi laukia markatuta dagoela.
   • Interfaze bakarra inplementatzen ari bazara adibidezample diseinua, konfiguratu EMIF IPa eta egin klik File➤ Gorde uneko ezarpena erabiltzailearen IP aldakuntzan gordetzeko file ( .ip).
     • Adib. bat ezartzen ari bazaraampinterfaze anitzeko diseinua, zehaztu IP kopurua nahi duzun interfaze-kopururako. Hautatutako IP kopuruaren EMIF ID kopuru osoa ikus dezakezu. Jarraitu urrats hauek interfaze bakoitza konfiguratzeko:
   •  Hautatu Cal-IP interfazearen konexioa Calibration IP-ra zehazteko.
   • Konfiguratu EMIF IP horren arabera Parametro Editorearen fitxa guztietan.
   • Itzuli Example Diseinu fitxa eta egin klik Capture nahi duzun EMIF IDan.
   • Errepikatu a to c urratsa EMIF ID guztietarako.
   • Garbitu botoian klik egin dezakezu harrapatutako parametroak kentzeko eta errepikatu a to c urratsa EMIF IP-an aldaketak egiteko.
   • Egin klik File➤ Gorde uneko ezarpena erabiltzailearen IP aldakuntzan gordetzeko file ( .ip).
2. Egin klik Sortu Adiample Diseinua leihoaren goiko eskuineko izkinan.
3. Zehaztu EMIF diseinurako direktorio bat adibidezample eta sakatu Ados. EMIF diseinuaren belaunaldi arrakastatsua adibidezample honako hau sortzen du fileqii direktorio batean ezarri.
4. Egin klik File ➤ Irten IP Parameter Editor Pro leihotik irteteko. Sistemak eskatzen du: Ez dira sortu azken aldaketak. Sortu orain? Sakatu Ez hurrengo fluxuarekin jarraitzeko.
5. Adibample diseinua, egin klik File ➤ Ireki Proiektua eta nabigatu /ample_name>/qii/ed_synth.qpf eta sakatu Ireki.
   Oharra: Diseinua biltzeari eta programatzeari buruzko informazioa lortzeko, adibidezample, aipatu
   Intel Agilex EMIF Design Ex. konpilatzea eta programatzeaample.

4. Irudia Sortutako Diseinu Sintetizagarria Adibample File Egitura

Kanpoko bi memoria-interfaze edo gehiago dituen sistema bat eraikitzeari buruzko informazioa lortzeko, ikus Diseinu bat sortzeaampEMIF Interfaze Anitzekin, Kanpoko Memoria Interfazeak Intel Agilex FPGA IP Erabiltzailearen Gidan. Interfaze anitzak arazteari buruzko informazio gehiago lortzeko, ikusi EMIF Toolkit-a gaitzea lehendik dagoen diseinuan, Intel Agilex FPGA IP Erabiltzailearen Gidan Kanpoko Memoria Interfazeak.

Oharra: Simulazioa edo Sintesia kontrol-laukia hautatzen ez baduzu, helmugako direktorioak Platform Designer diseinua baino ez dauka files, Intel Quartus Prime softwareak zuzenean konpilatzen ez dituenak, baina ahal dituzunak view edo editatu Platform Designer-en. Egoera honetan honako komando hauek exekutatu ditzakezu sintesia eta simulazioa sortzeko file multzoak.

• Konpila daitekeen proiektu bat sortzeko, quartus_sh -t make_qii_design.tclscript exekutatu behar duzu helburuko direktorioa.
• Simulazio-proiektu bat sortzeko, quartus_sh -t make_sim_design.tcl script-a exekutatu behar duzu helburuko direktorioan.

Oharra: Diseinu bat sortu baduzu adibidezample eta gero aldaketak egin parametroen editorean, diseinua birsortu behar duzu adibidezample zure aldaketak ezarrita ikusteko. Sortu berri den diseinua adibidezample ez du lehendik dagoen diseinua gainidazten adibidezample files.

EMIF diseinua sortzea Adample Simulaziorako

Intel Agilex garapen-kiterako, nahikoa da Intel Agilex EMIF IP ezarpen gehienak balio lehenetsietan uztea. Diseinua sortzeko adibidezampsimulaziorako, jarraitu urrats hauek:

1. Adibample Diseinuak fitxan, ziurtatu Simulazioa laukia markatuta dagoela. Aukeratu behar den Simulation HDL formatua ere, Verilog edo VHDL.
2. Konfiguratu EMIF IPa eta egin klik File ➤ Gorde uneko ezarpena erabiltzailearen IP aldakuntzan gordetzeko file ( .ip).
3. Egin klik Sortu Adiample Diseinua leihoaren goiko eskuineko izkinan.
4. Zehaztu EMIF diseinurako direktorio bat adibidezample eta sakatu Ados. EMIF diseinuaren belaunaldi arrakastatsua adibidezample anitz sortzen ditu file onartzen diren hainbat simulagailuetarako multzoak, sim/ed_sim direktorio baten azpian.
5. Egin klik File ➤ Irten IP Parameter Editor Pro leihotik irteteko. Sistemak eskatzen du: Ez dira sortu azken aldaketak. Sortu orain? Sakatu Ez hurrengo fluxuarekin jarraitzeko.

Sortutako Simulazio Diseinua Adibample File Egitura

Oharra: Kanpoko memoria-interfazeak Intel Agilex FPGA IP-k gaur egun VCS, ModelSim/QuestaSim eta Xcelium simulagailuak soilik onartzen ditu. Etorkizuneko bertsioetan simulagailuen laguntza gehigarria aurreikusi da.

Oharra: Simulazioa edo Sintesia kontrol-laukia hautatzen ez baduzu, helmugako direktorioak Platform Designer diseinua baino ez dauka files, Intel Quartus Prime softwareak zuzenean konpilatzen ez dituenak, baina ahal dituzunak view edo editatu Platform Designer-en. Egoera honetan honako komando hauek exekutatu ditzakezu sintesia eta simulazioa sortzeko file multzoak.

• Konpila daitekeen proiektu bat sortzeko, quartus_sh -t make_qii_design.tcl script-a exekutatu behar duzu helburuko direktorioa.
• Simulazio-proiektu bat sortzeko, quartus_sh -t make_sim_design.tcl script-a exekutatu behar duzu helburuko direktorioan.

Oharra: Diseinu bat sortu baduzu adibidezample eta gero aldaketak egin parametroen editorean, diseinua birsortu behar duzu adibidezample zure aldaketak ezarrita ikusteko. Sortu berri den diseinua adibidezample ez du lehendik dagoen diseinua gainidazten adibidezample files.

Simulazioa Versus Hardware Ezarpena
Kanpoko memoria interfazearen simulaziorako, kalibrazioa saltatu edo kalibrazio osoa hauta dezakezu Diagnostikoak fitxan IP sorreran.

EMIF simulazio-ereduak
Taula honek salto kalibrazioaren eta kalibrazio osoko ereduen ezaugarriak alderatzen ditu.

2. taula. EMIF simulazio-ereduak: Saltatu kalibratzea versus Kalibrazio osoa

Saltatu Kalibrazioa	Kalibrazio osoa
Sistema-mailako simulazioa erabiltzailearen logikan zentratuta.	Memoria interfazearen simulazioa kalibrazioan zentratuta.
Ez dira kalibrazioaren xehetasunak jasotzen.	S guztiak harrapatzen ditutagkalibrazioaren es.
Datuak gordetzeko eta berreskuratzeko gaitasuna du.	Berdinketa, bit bakoitzeko okertzea, etab.
Eraginkortasun zehatza adierazten du.
Ez du taula okerrik hartzen.

RTL simulazioa versus hardwarearen ezarpena
Taula honek EMIF simulazioaren eta hardwarearen ezarpenaren arteko desberdintasun nagusiak nabarmentzen ditu.

3. taula. EMIF RTL simulazioa versus hardwarearen ezarpena

RTL simulazioa	Hardware Ezarpena
Nios® hasierako eta kalibrazio kodea paraleloan exekutatzen da.	Nios hasierako eta kalibrazio kodea sekuentzialki exekutatzen da.
Interfazeek cal_done seinalea aldarrikatzen dute aldi berean simulazioan.	Egokitzaileen eragiketek kalibrazioaren ordena zehazten dute, eta interfazeek ez dute cal_done aldarrikatzen aldi berean.

Zure diseinuaren aplikaziorako trafiko-ereduetan oinarritutako RTL simulazioak exekutatu beharko dituzu. Kontuan izan RTL simulazioak ez dituela PCB-ren arrastoen atzerapenak modelatzen, eta horrek latentziaren desadostasuna eragin dezake RTL simulazioaren eta hardwarearen ezarpenaren artean.

 Kanpoko memoria-interfazearen IP simulatzea ModelSim-ekin
Prozedura honek EMIF diseinua nola simulatu erakusten du adibidezample.

1. Abiarazi Mentor Graphics* ModelSim softwarea eta hautatu File ➤ Aldatu direktorioa. Nabigatu sim/ed_sim/mentor direktoriora sortutako diseinuan, adibidezample karpeta.
2. Egiaztatu Transkripzioaren leihoa pantailaren behealdean bistaratzen dela. Transcript leihoa ikusten ez bada, bistaratu klik eginez View ➤ Transkripzioa.
3. Transcript leihoan, exekutatu iturburua msim_setup.tcl.
4. msim_setup.tcl iturburua exekutatzen amaitu ondoren, exekutatu ld_debug Transcript leihoan.
5. ld_debug exekutatzen amaitu ondoren, egiaztatu Objektuak leihoa bistaratzen dela. Objektuak leihoa ikusten ez bada, bistaratu klik eginez View ➤ Objektuak.
6. Objektuak leihoan, hautatu simulatu nahi dituzun seinaleak eskuineko botoiarekin klik eginez eta Gehitu uhina hautatuta.
7. Simulaziorako seinaleak hautatzen amaitu ondoren, exekutatu run -all Transcript leihoan. Simulazioa amaitu arte exekutatzen da.
8. Simulazioa ikusten ez bada, egin klik View ➤ Olatua.

Pin kokatzea Intel Agilex EMIF IPrako
Gai honek pinak jartzeko jarraibideak eskaintzen ditu.

Amaituview
Intel Agilex FPGAek egitura hau dute:

• Gailu bakoitzak gehienez 8 I/O banku ditu.
• I/O banku bakoitzak 2 azpi-I/O banku ditu.
• I/O banku bakoitzak 4 bide ditu.
• Errei bakoitzak 12 erabilera orokorreko I/O (GPIO) pin ditu.

Pinen jarraibide orokorrak
Honako hauek pin jarraibide orokorrak dira.

Oharra: Pin informazio zehatzagoa lortzeko, ikusi Intel Agilex FPGA EMIF IP Pin eta Baliabideen Plangintza atala zure kanpoko memoria-protokoloari dagokion protokoloari dagokion kapituluan, Kanpoko Memoria Interfazeak Intel Agilex FPGA IP Erabiltzailearen Gidan.

• Ziurtatu kanpoko memoria-interfaze jakin baterako pinak I/O errenkada berean daudela.
• Hainbat banku hartzen dituzten interfazeek baldintza hauek bete behar dituzte:
  •  Bankuek elkarren ondoan egon behar dute. Aldameneko bankuei buruzko informazioa lortzeko, ikusi EMIF Arkitektura: I/O Bank gaia Intel Agilex FPGA IP Erabiltzailearen Gidako Kanpoko Memoria Interfazeak.
•  Helbide eta komando guztiek eta lotutako pin guztiak azpibanku bakar batean egon behar dute.
• Helbideak, komandoak eta datu-pinak azpibanku bat parteka dezakete baldintza hauetan:
  • Helbide eta komando eta datu-pinek ezin dute partekatu I/O erreirik.
  • Helbide eta komando-bankuan erabiltzen ez den I/O errei batek soilik izan ditzake datu-pinak.

4. taula. Pinen muga orokorrak

Seinale mota	Murrizketa
Datu estrobokoa	DQ talde bateko seinale guztiek I/O errei berean egon behar dute.
Datuak	Erlazionatutako DQ pinek I/O errei berean egon behar dute. Bi norabideko datu-lerroak onartzen ez dituzten protokoloetarako, irakurketa-seinaleak idatzi-seinaleetatik bereizita taldekatu behar dira.
Helbidea eta Komandoa	Helbide eta Komando-pinek aurrez zehaztutako kokapenetan egon behar dute I/O azpibanku baten barruan.

Oharra: Pin informazio zehatzagoa lortzeko, ikusi Intel Agilex FPGA EMIF IP Pin eta Baliabideen Plangintza atala zure kanpoko memoria-protokoloari dagokion protokoloari dagokion kapituluan, Kanpoko Memoria Interfazeak Intel Agilex FPGA IP Erabiltzailearen Gidan.

• Ziurtatu kanpoko memoria-interfaze jakin baterako pinak I/O errenkada berean daudela.
• Hainbat banku hartzen dituzten interfazeek baldintza hauek bete behar dituzte:
  • Bankuek elkarren ondoan egon behar dute. Aldameneko bankuei buruzko informazioa lortzeko, ikusi EMIF Arkitektura: I/O Bank gaia Intel Agilex FPGA IP Erabiltzailearen Gidako Kanpoko Memoria Interfazeak.
• Helbide eta komando guztiek eta lotutako pin guztiak azpibanku bakar batean egon behar dute.
• Helbideak, komandoak eta datu-pinak azpibanku bat parteka dezakete baldintza hauetan:
  • Helbide eta komando eta datu-pinek ezin dute partekatu I/O erreirik.
  • Helbide eta komando-bankuan erabiltzen ez den I/O errei batek soilik izan ditzake datu-pinak.

Diseinu bat sortzea Adibample TG konfigurazio aukerarekin

Sortutako EMIF diseinua adibidezample-ek trafiko-sorgailu bloke bat (TG) barne hartzen du. Berez, diseinua adibidezample-ek TG bloke soil bat erabiltzen du (altera_tg_avl) eta hori kodetutako trafiko eredua berriro abiarazteko soilik berrezarri daiteke. Beharrezkoa izanez gero, trafiko-sorgailu konfiguragarria (TG2) gaitzea aukera dezakezu. Trafiko-sorgailu konfiguragarrian (TG2) (altera_tg_avl_2), trafiko-eredua denbora errealean konfigura dezakezu kontrol-erregistroen bidez, hau da, ez duzu diseinua berriro konpilatu behar trafiko-eredua aldatzeko edo berriro abiarazteko. Trafiko-sorgailu honek EMIF kontrol-interfazean bidaltzen duen trafiko motaren kontrol fin bat eskaintzen du. Gainera, hutsegiteen informazio zehatza duten egoera erregistroak eskaintzen ditu.

Diseinu batean Trafiko Sortzailea gaitzea Adibample

Trafiko-sorgailu konfiguragarria gaitu dezakezu EMIF parametroen editoreko Diagnostikoak fitxan. Trafiko-sorgailu konfiguragarria gaitzeko, aktibatu Erabili Avalon trafiko-sorgailu konfiguragarria 2.0 Diagnostikoak fitxan.

6. irudia.

• Trafiko eredu lehenetsia desgaitzea aukera dezakezutage edo erabiltzaileak konfiguratutako trafikoa stage, baina gutxienez s bat izan behar duzutage gaituta. S hauei buruzko informazioa lortzekotages, ikusi Trafiko-eredu lehenetsia eta Erabiltzaileak konfiguratutako trafiko-eredua Intel Agilex FPGA IP Erabiltzailearen Gidan kanpoko memoria-interfazeetan.
• TG2 probaren iraupena parametroa trafiko eredu lehenetsiari soilik aplikatzen zaio. Testaren iraupena laburra, ertaina edo infinitua aukeratu dezakezu.
• TG2 Configuration Interface Mode parametrorako bi balioetako bat aukeratu dezakezu:
  • JTAG: Sistemaren kontsolan GUI bat erabiltzeko aukera ematen du. Informazio gehiago lortzeko, ikusi Traffic Generator Configuration Interface-ra Intel Agilex FPGA IP Erabiltzailearen Gidako Kanpoko Memoria Interfazeak.
  • Esportatu: Trafiko eredua kontrolatzeko RTL logika pertsonalizatua erabiltzeko aukera ematen du.

Diseinua erabiliz Adibample EMIF Debug Toolkit-arekin

EMIF Debug Toolkit abiarazi aurretik, ziurtatu zure gailua programazio batekin konfiguratu duzula file EMIF Debug Toolkit gaituta daukana. EMIF Debug Toolkit abiarazteko, jarraitu urrats hauek:

1. Intel Quartus Prime softwarean, ireki Sistemaren kontsola Tresnak ➤ Sistemaren arazketa tresnak ➤ Sistemaren kontsola hautatuz.
2. [Saltatu urrats hau zure proiektua dagoeneko irekita badago Intel Quartus Prime softwarean.] Sistemaren kontsolan, kargatu SRAM objektua file (.sof) programatu duzun plaka (EMIF Debug Toolkit erabiltzeko aurrebaldintzak atalean, Intel Agilex FPGA IP Erabiltzaileen Gidan Kanpoko Memoria Interfazeak).
3. Hautatu arazteko instantziak.
4. Hautatu EMIF Calibration Debug Toolkit EMIF kalibrazio arazketarako, Diseinu bat sortzean azaltzen den moduan.ample kalibrazio arazketa aukerarekin. Bestela, hautatu EMIF TG Configuration Toolkit trafiko-sorgailuaren arazketarako, Diseinu bat sortzean azaltzen den moduan.ample TG konfigurazio aukerarekin.
5. Sakatu Ireki tresna-kit nagusia irekitzeko view EMIF Debug Toolkit-arena.
6. Programatutako diseinuan EMIF instantzia anitz badaude, hautatu zutabea (JTAG maisua) eta tresna-kit aktibatzeko EMIF instantziaren memoria-interfazearen IDa.
7. Sakatu Aktibatu interfazea tresna-kitak interfazearen parametroak eta kalibrazioaren egoera irakurtzeko.
8. Interfaze bat arazketa egin behar duzu aldi berean; horregatik, diseinuko beste interfaze batera konektatzeko, lehenik uneko interfazea desaktibatu behar duzu.

Honakoak dira exampEMIF Calibration Debug Toolkit-en eta EMIF TG Configuration Toolkit-en txostenen fitxategiak, hurrenez hurren.

Oharra: Kalibrazio-arazketari buruzko xehetasunak lortzeko, ikusi Kanpoko memoria-interfazearen arazketa-tresnarekin araztea, Intel Agilex FPGA IP erabiltzailearen gidako Kanpoko memoria-interfazeak.

Oharra: Trafiko-sorgailuaren arazketari buruzko xehetasunak lortzeko, ikusi Trafiko-sorgailuaren konfigurazioa erabiltzaile-interfazea, Intel Agilex FPGA IP Erabiltzaileen Gidan kanpoko memoria-interfazeen atalean.

Diseinua Adibample Kanpoko memoria-interfazeen deskribapena Intel Agilex FPGA IP

Zure EMIF IP parametrizatzen eta sortzen duzunean, sistemak simulaziorako eta sintesirako direktorioak sortzen dituela zehaztu dezakezu. file multzoak, eta sortu file automatikoki ezartzen da. Simulazioa edo Sintesia hautatzen baduzu Adibample Diseinua Files Adibample Diseinuak fitxan, sistemak simulazio osoa sortzen du file multzoa edo sintesi osoa file ezarri, zure hautapenaren arabera.

Sintesi Diseinua Adibample
Sintesiaren diseinua adibidezample beheko irudian agertzen diren bloke nagusiak ditu.

• Trafiko-sorgailu bat, hau da, Avalon®-MM sintetizagarria daampParametrotutako helbide-kopuru batean irakurtzeko eta idazteko eredu sasi-ausazko bat inplementatzen duen kontrolatzailea. Trafiko-sorgailuak memoriatik irakurritako datuak ere kontrolatzen ditu idatzitako datuekin bat datozela ziurtatzeko eta bestela hutsegite bat baieztatzen du.
• Memoria-interfazearen instantzia bat, hau da:
  • Avalon-MM interfazearen eta AFI interfazearen artean moderatzen duen memoria kontrolatzailea.
  • PHY, memoria kontrolagailuaren eta kanpoko memoria-gailuen arteko interfaze gisa balio du irakurketa eta idazketa eragiketak egiteko.

7. Irudia Sintesi Diseinua Adibample

Oharra: PLL partekatze modua, DLL partekatze modua edo OCT partekatzeko modua parametroren bat edo gehiago ez partekatzea ez den beste balio batean ezartzen bada, sintesiaren diseinua adibidez.ampfitxategiak bi trafiko-sorgailu/memoria interfaze-instantzia izango ditu. Bi trafiko-sorgailu/memoria interfaze-instantzia partekatutako PLL/DLL/OCTkonexioekin soilik erlazionatzen dira parametroen ezarpenek zehaztutakoaren arabera. Trafiko-sorgailu/memoria interfazearen instantziak erakusten du nola egin ditzakezun konexio horiek zure diseinuetan.

Simulazio Diseinua Adibample
Simulazioaren diseinua adibidezample-k hurrengo irudian agertzen diren bloke nagusiak ditu.

• Sintesi-diseinuaren adibide bat adibample. Aurreko atalean azaldu bezala, sintesi-diseinua adibidezampfitxategiak trafiko-sorgailu bat, kalibrazio osagaia eta memoria-interfazearen instantzia bat ditu. Bloke hauek simulazio abstraktu-ereduak lehenetsita daude, simulazio azkarra egiteko egokia denean.
• Memoria-eredu bat, memoria-protokoloaren zehaztapenekin bat egiten duen eredu generiko gisa jokatzen duena. Askotan, memoria-saltzaileek beren memoria-osagai espezifikoetarako simulazio-ereduak eskaintzen dituzte, haietatik deskarga ditzakezun webguneak.
• Egoera egiaztatzaile bat, kanpoko memoria-interfazearen IP eta trafiko-sorgailuaren egoera-seinaleak kontrolatzen dituena, gainditu edo huts-egoera orokorra seinalatzeko.

10. Irudia Simulazioaren Diseinua Adibample

Example Diseinuen Interfazea fitxa
Parametroen editoreak Example Diseinuak fitxa, zure diseinua parametrizatzeko eta sortzeko, adibidezamples.

Kanpoko Memoria Interfazeak Intel Agilex FPGA IP Diseinua Example Erabiltzailearen Gida Artxiboak

IP bertsioak Intel Quartus Prime Design Suite softwarearen bertsio berberak dira v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsiotik edo geroago, IPek IP bertsioen eskema berria dute. IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gida aplikatuko da.

IP Core bertsioa	Erabiltzailearen Gida
2.4.0	Kanpoko Memoria Interfazeak Intel Agilex FPGA IP Diseinua Example Erabiltzailearen Gida Artxiboak
2.3.0	Kanpoko Memoria Interfazeak Intel Agilex FPGA IP Diseinua Example Erabiltzailearen Gida Artxiboak
2.3.0	Kanpoko Memoria Interfazeak Intel Agilex FPGA IP Diseinua Example Erabiltzailearen Gida Artxiboak
2.1.0	Kanpoko Memoria Interfazeak Intel Agilex FPGA IP Diseinua Example Erabiltzailearen Gida Artxiboak
19.3	Kanpoko Memoria Interfazeak Intel Agilex FPGA IP Diseinua Example Erabiltzailearen Gida Artxiboak

Dokumentuen berrikuspenaren historia kanpoko memoria-interfazeetarako Intel Agilex FPGA IP Design Example Erabiltzailearen Gida

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
2021.06.21	21.2	2.4.2	urtean Diseinua Adibample Hasiera azkarra kapitulua: • Ohar bat gehitu da Intel Agilex EMIF Design Ex. konpilatzea eta programatzeaample gaia. • Izenburua aldatu da Diseinu bat sortzea Adibample kalibrazio arazketa aukerarekin gaia. • Gehitu du Diseinu bat sortzea Adibample TG konfigurazio aukerarekin eta Diseinu batean Trafiko Sortzailea gaitzea Adibample gaiak. • 2., 3. eta 4. urratsak aldatu dira, hainbat zifra eguneratu eta ohar bat gehitu da. Diseinua erabiliz Adibample EMIF Debug Toolkit-arekin gaia.
2021.03.29	21.1	2.4.0	urtean Diseinua Adibample Hasiera azkarra kapitulua: • Ohar bat gehitu da EMIF Diseinu Sintetizagarria sortzea Adibample eta EMIF diseinua sortzea Adample Simulaziorako gaiak. • Eguneratu du File Egitura-diagraman EMIF diseinua sortzea Adample Simulaziorako gaia.
2020.12.14	20.4	2.3.0	urtean Diseinua Adibample Hasiera azkarra kapituluan, aldaketa hauek egin ditu: • Eguneratu du EMIF Diseinu Sintetizagarria sortzea Adibample EMIF anitzeko diseinuak sartzeko gaia. • 3. urratseko irudia eguneratu da, in EMIF diseinua sortzea Adample Simulaziorako gaia.
2020.10.05	20.3	2.3.0	urtean Diseinua Adibample Hasierako gida azkarra kapituluan, aldaketa hauek egin ditu: • In EMIF Proiektu bat sortzea, irudia eguneratu du 6. urratsean. • In EMIF Diseinu Sintetizagarria sortzea Adibample, 3. urratseko irudia eguneratu du. • In EMIF diseinua sortzea Adample Simulaziorako, 3. urratseko irudia eguneratu du. • In Simulazioa Versus Hardware Ezarpena, bigarren taulako akats txiki bat zuzendu du. • In Diseinua erabiliz Adibample EMIF Debug Toolkit-arekin, 6. urratsa aldatu, 7. eta 8. urratsak gehitu.
jarraitu…

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
2020.04.13	20.1	2.1.0	• En Buruz kapituluan, taula aldatu du Argitaratze informazioa gaia. • En Diseinua Adibample Hasierako gida azkarra kapitulua: — Aldatu 7. urratsa eta lotutako irudia, atalean EMIF Diseinu Sintetizagarria sortzea Adibample gaia. — Aldatu da Diseinua sortzea Adibample Arazte aukerarekin gaia. — Aldatu da Diseinua erabiliz Adibample EMIF Debug Toolkit-arekin gaia.
2019.12.16	19.4	2.0.0	• En Diseinua Adibample Hasiera azkarra kapitulua: — Eguneratu da ilustrazioa 6. urratsean EMIF Proiektu bat sortzea gaia. — Eguneratu da ilustrazioa 4. urratsean EMIF Diseinu Sintetizagarria sortzea Adibample gaia. — Eguneratu da ilustrazioa 4. urratsean EMIF diseinua sortzea Adample Simulaziorako gaia. — 5. urratsa aldatu da EMIF diseinua sortzea Adample Simulaziorako gaia. — Aldatu da Pinen jarraibide orokorrak eta Aldameneko Bankuak atalak Pin kokatzea Intel Agilex EMIF IPrako gaia.
2019.10.18	19.3		• En EMIF Proiektu bat sortzea gaia, 6. puntuarekin irudia eguneratu du. • En EMIF IP-a sortzea eta konfiguratzea gaia, irudia eguneratu du 1. urratsarekin. • taulan Intel Agilex EMIF parametro editorearen gidalerroak gaia, deskribapena aldatu du Kontseilua fitxa. • En EMIF Diseinu Sintetizagarria sortzea Adibample eta EMIF diseinua sortzea Adample Simulaziorako gaiak, gai bakoitzaren 3. urratseko irudia eguneratu du. • En EMIF diseinua sortzea Adample Simulaziorako gaia, eguneratua Sortutako Simulazio Diseinua Adibample File Egitura irudia eta irudiari jarraituz oharra aldatu zuen. • En EMIF Diseinu Sintetizagarria sortzea Adibample gaia, urrats bat eta irudi bat gehitu ditu interfaze anitzeko.
2019.07.31	19.2	1.2.0	• Gehituta Kanpoko memoria-interfazeei buruz Intel Agilex FPGA IP kapitulua eta kaleratzeko informazioa. • Eguneatutako datak eta bertsio-zenbakiak. • Hobekuntza txikia Sintesi Diseinua Adibample irudian Sintesi Diseinua Adibample gaia.
2019.04.02	19.1		• Hasierako kaleratzea.

Dokumentuen berrikuspenaren historia kanpoko memoria-interfazeetarako Intel Agilex FPGA IP Design Example Erabiltzailearen Gida

Dokumentuak / Baliabideak

intel UG-20219 Kanpoko Memoria Interfazeak Intel Agilex FPGA IP Diseinua Example [pdfErabiltzailearen gida UG-20219 Kanpoko Memoria Interfazeak Intel Agilex FPGA IP Diseinua Example, UG-20219, Kanpoko Memoria Interfazeak Intel Agilex FPGA IP Design Example, Interfazeak Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Erreferentziak

• Erabiltzailearen eskuliburua