UG-20219 Διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP Design Example
Πληροφορίες για τις διεπαφές εξωτερικής μνήμης Intel® Agilexâ„¢ FPGA IP
Πληροφορίες Έκδοσης
Οι εκδόσεις IP είναι οι ίδιες με τις εκδόσεις λογισμικού Intel® Quartus® Prime Design Suite έως την έκδοση 19.1. Από την έκδοση λογισμικού Intel Quartus Prime Design Suite 19.2 ή νεότερη, οι πυρήνες IP έχουν ένα νέο σχήμα έκδοσης IP. Ο αριθμός του σχήματος έκδοσης IP (XYZ) αλλάζει από τη μια έκδοση λογισμικού στην άλλη. Μια αλλαγή σε:
- Το X υποδηλώνει μια σημαντική αναθεώρηση της IP. Εάν ενημερώσετε το λογισμικό Intel Quartus Prime, πρέπει να δημιουργήσετε ξανά την IP.
- Το Y υποδηλώνει ότι η IP περιλαμβάνει νέες δυνατότητες. Αναδημιουργήστε την IP σας για να συμπεριλάβετε αυτές τις νέες δυνατότητες.
- Το Z υποδηλώνει ότι η IP περιλαμβάνει μικρές αλλαγές. Αναδημιουργήστε την IP σας για να συμπεριλάβετε αυτές τις αλλαγές.
Είδος Περιγραφή Έκδοση IP 2.4.2 Intel Quartus Prime 21.2 Ημερομηνία κυκλοφορίας 2021.06.21
Design Example Οδηγός γρήγορης εκκίνησης για διεπαφές εξωτερικής μνήμης Intel Agilex™ FPGA IP
Ένα αυτοματοποιημένο σχέδιο π.χampΤο le flow είναι διαθέσιμο για διεπαφές εξωτερικής μνήμης Intel Agilex™. Το Generate Example κουμπί Σχέδια στο ExampΗ καρτέλα Σχέδια σάς επιτρέπει να καθορίσετε και να δημιουργήσετε το σχέδιο σύνθεσης και προσομοίωσης π.χample file σύνολα που μπορείτε να χρησιμοποιήσετε για να επικυρώσετε το EMIF IP σας. Μπορείτε να δημιουργήσετε ένα σχέδιο π.χampπου ταιριάζει με το κιτ ανάπτυξης Intel FPGA ή για οποιαδήποτε IP EMIF που δημιουργείτε. Μπορείτε να χρησιμοποιήσετε το σχέδιο π.χample για να βοηθήσει την αξιολόγησή σας, ή ως σημείο εκκίνησης για το δικό σας σύστημα.
Γενικός Σχεδιασμός Εξample Ροές εργασιών
Δημιουργία έργου EMIF
Για την έκδοση λογισμικού Intel Quartus Prime 17.1 και μεταγενέστερη, πρέπει να δημιουργήσετε ένα έργο Intel Quartus Prime πριν δημιουργήσετε το EMIF IP και το σχέδιο example.
- Εκκινήστε το λογισμικό Intel Quartus Prime και επιλέξτε File ➤ New Project Wizard. Κάντε κλικ στο Επόμενο. Design Example Οδηγός γρήγορης εκκίνησης για διεπαφές εξωτερικής μνήμης Intel Agilex™ FPGA IP
- Καθορίστε έναν κατάλογο ( ), ένα όνομα για το έργο Intel Quartus Prime ( ), και ένα όνομα οντότητας σχεδίασης ανώτατου επιπέδου ( ) που θέλετε να δημιουργήσετε. Κάντε κλικ στο Επόμενο.
- Βεβαιωθείτε ότι είναι επιλεγμένο το Empty Project. Κάντε κλικ στο Επόμενο δύο φορές.
- Στην περιοχή Οικογένεια, επιλέξτε Intel Agilex.
- Στην περιοχή Φίλτρο ονόματος, πληκτρολογήστε τον αριθμό εξαρτήματος της συσκευής.
- Στην περιοχή Διαθέσιμες συσκευές, επιλέξτε την κατάλληλη συσκευή.
- Κάντε κλικ στο Finish.
Δημιουργία και διαμόρφωση της IP EMIF
Τα παρακάτω βήματα δείχνουν τον τρόπο δημιουργίας και διαμόρφωσης της IP EMIF. Αυτή η αναλυτική περιγραφή δημιουργεί μια διεπαφή DDR4, αλλά τα βήματα είναι παρόμοια για άλλα πρωτόκολλα. (Αυτά τα βήματα ακολουθούν τη ροή καταλόγου IP (αυτόνομη). Αν επιλέξετε να χρησιμοποιήσετε τη ροή του Platform Designer (σύστημα), τα βήματα είναι παρόμοια.)
- Στο παράθυρο IP Catalog, επιλέξτε External Memory Interfaces Intel Agilex FPGA IP. (Εάν το παράθυρο IP Catalog δεν είναι ορατό, επιλέξτε View ➤ Κατάλογος IP.)
- Στο πρόγραμμα επεξεργασίας παραμέτρων IP, δώστε ένα όνομα οντότητας για την IP EMIF (το όνομα που παρέχετε εδώ γίνεται το file όνομα για την IP) και καθορίστε έναν κατάλογο. Κάντε κλικ στο Create.
- Το πρόγραμμα επεξεργασίας παραμέτρων έχει πολλές καρτέλες όπου πρέπει να διαμορφώσετε παραμέτρους ώστε να αντικατοπτρίζουν την υλοποίηση του EMIF.
Οδηγίες επεξεργασίας παραμέτρων Intel Agilex EMIF
Αυτό το θέμα παρέχει καθοδήγηση υψηλού επιπέδου για την παραμετροποίηση των καρτελών στο πρόγραμμα επεξεργασίας παραμέτρων IP του Intel Agilex EMIF.
Πίνακας 1. Οδηγίες επεξεργασίας παραμέτρων EMIF
| Καρτέλα επεξεργασίας παραμέτρων | κατευθυντήριες γραμμές |
| Γενικός | Βεβαιωθείτε ότι οι ακόλουθες παράμετροι έχουν εισαχθεί σωστά:
• Ο βαθμός ταχύτητας για τη συσκευή. • Η συχνότητα ρολογιού μνήμης. • Η συχνότητα ρολογιού αναφοράς PLL. |
| Μνήμη | • Ανατρέξτε στο φύλλο δεδομένων της συσκευής μνήμης για να εισαγάγετε τις παραμέτρους στο Μνήμη αυτί.
• Θα πρέπει επίσης να εισαγάγετε μια συγκεκριμένη θέση για την καρφίτσα ALERT#. (Ισχύει μόνο για το πρωτόκολλο μνήμης DDR4.) |
| Mem I/O | • Για αρχικές έρευνες έργου, μπορείτε να χρησιμοποιήσετε τις προεπιλεγμένες ρυθμίσεις στο
Mem I/O αυτί. • Για προηγμένη επικύρωση σχεδιασμού, θα πρέπει να εκτελέσετε προσομοίωση πλακέτας για να εξαγάγετε τις βέλτιστες ρυθμίσεις τερματισμού. |
| FPGA I/O | • Για αρχικές έρευνες έργου, μπορείτε να χρησιμοποιήσετε τις προεπιλεγμένες ρυθμίσεις στο
FPGA I/O αυτί. • Για προηγμένη επικύρωση σχεδιασμού, θα πρέπει να εκτελέσετε προσομοίωση πλακέτας με συσχετισμένα μοντέλα IBIS για να επιλέξετε τα κατάλληλα πρότυπα I/O. |
| Mem timing | • Για αρχικές έρευνες έργου, μπορείτε να χρησιμοποιήσετε τις προεπιλεγμένες ρυθμίσεις στο
Mem timing αυτί. • Για προηγμένη επικύρωση σχεδίασης, θα πρέπει να εισαγάγετε παραμέτρους σύμφωνα με το φύλλο δεδομένων της συσκευής μνήμης σας. |
| Ελεγκτής | Ρυθμίστε τις παραμέτρους του ελεγκτή σύμφωνα με την επιθυμητή διαμόρφωση και συμπεριφορά για τον ελεγκτή μνήμης σας. |
| Διαγνωστικά | Μπορείτε να χρησιμοποιήσετε τις παραμέτρους στο Διαγνωστικά καρτέλα για να βοηθήσετε στη δοκιμή και τον εντοπισμό σφαλμάτων της διεπαφής μνήμης σας. |
| Example Σχέδια | Ο Example Σχέδια Η καρτέλα σάς επιτρέπει να δημιουργήσετε σχέδιο π.χamples για σύνθεση και για προσομοίωση. Το παραγόμενο σχέδιο π.χampΤο le είναι ένα πλήρες σύστημα EMIF που αποτελείται από το EMIF IP και ένα πρόγραμμα οδήγησης που δημιουργεί τυχαία κίνηση για την επικύρωση της διεπαφής μνήμης. |
Για λεπτομερείς πληροφορίες σχετικά με μεμονωμένες παραμέτρους, ανατρέξτε στο κατάλληλο κεφάλαιο για το πρωτόκολλο μνήμης στον Οδηγό χρήσης διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP.
Δημιουργία του συνθετικού σχεδίου EMIF Example
Για το κιτ ανάπτυξης Intel Agilex, αρκεί να αφήσετε τις περισσότερες ρυθμίσεις IP του Intel Agilex EMIF στις προεπιλεγμένες τιμές τους. Για να δημιουργήσετε το συνθετικό σχέδιο π.χample, ακολουθήστε αυτά τα βήματα:
- Στην ΕξampΣτην καρτέλα Σχέδια, βεβαιωθείτε ότι είναι επιλεγμένο το πλαίσιο Σύνθεση.
- Εάν εφαρμόζετε ενιαία διεπαφή π.χampσχεδιάστε, διαμορφώστε την IP του EMIF και κάντε κλικ File➤ Αποθήκευση για αποθήκευση της τρέχουσας ρύθμισης στην παραλλαγή IP χρήστη file ( .ip).
- Εάν εφαρμόζετε μια πρώηνampΣχεδιάστε με πολλαπλές διεπαφές, καθορίστε τον αριθμό των IP στον επιθυμητό αριθμό διεπαφών. Μπορείτε να δείτε τον συνολικό αριθμό των αναγνωριστικών EMIF ίδιο με τον επιλεγμένο αριθμό IP. Ακολουθήστε αυτά τα βήματα για να διαμορφώσετε κάθε διεπαφή:
- Επιλέξτε το Cal-IP για να καθορίσετε τη σύνδεση της διεπαφής με τη βαθμονόμηση IP.
- Διαμορφώστε την IP EMIF ανάλογα σε όλη την καρτέλα Επεξεργαστής παραμέτρων.
- Επιστροφή στο Example καρτέλα Σχεδίαση και κάντε κλικ στο Capture στο επιθυμητό αναγνωριστικό EMIF.
- Επαναλάβετε τα βήματα α έως γ για όλα τα αναγνωριστικά EMIF.
- Μπορείτε να κάνετε κλικ στο κουμπί Εκκαθάριση για να αφαιρέσετε τις καταγεγραμμένες παραμέτρους και να επαναλάβετε τα βήματα α έως γ για να κάνετε αλλαγές στην IP EMIF.
- Κλικ File➤ Αποθήκευση για αποθήκευση της τρέχουσας ρύθμισης στην παραλλαγή IP χρήστη file ( .ip).
- Εάν εφαρμόζετε ενιαία διεπαφή π.χampσχεδιάστε, διαμορφώστε την IP του EMIF και κάντε κλικ File➤ Αποθήκευση για αποθήκευση της τρέχουσας ρύθμισης στην παραλλαγή IP χρήστη file ( .ip).
- Κάντε κλικ στην επιλογή Δημιουργία Example Σχεδίαση στην επάνω δεξιά γωνία του παραθύρου.
- Καθορίστε έναν κατάλογο για το σχέδιο EMIF π.χample και κάντε κλικ στο OK. Επιτυχής παραγωγή του σχεδιασμού EMIF π.χample δημιουργεί το εξής fileοριστεί κάτω από έναν κατάλογο qii.
- Κλικ File ➤ Έξοδος για έξοδο από το παράθυρο IP Parameter Editor Pro. Το σύστημα ζητά: Δεν έχουν δημιουργηθεί πρόσφατες αλλαγές. Δημιουργία τώρα; Κάντε κλικ στο Όχι για να συνεχίσετε με την επόμενη ροή.
- Για να ανοίξει η πρample design, κάντε κλικ File ➤ Ανοίξτε το Project και μεταβείτε στο /ample_name>/qii/ed_synth.qpf και κάντε κλικ στο Άνοιγμα.
Σημείωμα: Για πληροφορίες σχετικά με τη μεταγλώττιση και τον προγραμματισμό του σχεδίου π.χample, ανατρέξτε σε
Μεταγλώττιση και προγραμματισμός του Intel Agilex EMIF Design Example.
Σχήμα 4. Δημιουργημένος συνθετικός σχεδιασμός Π.χample File Δομή
Για πληροφορίες σχετικά με την κατασκευή ενός συστήματος με δύο ή περισσότερες διεπαφές εξωτερικής μνήμης, ανατρέξτε στην ενότητα Δημιουργία σχεδίασης π.χample με πολλαπλές διεπαφές EMIF, στον Οδηγό χρήστη διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP. Για πληροφορίες σχετικά με τον εντοπισμό σφαλμάτων πολλαπλών διεπαφών, ανατρέξτε στην ενότητα Ενεργοποίηση του κιτ εργαλείων EMIF σε υπάρχον σχέδιο, στον Οδηγό χρήστη διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP.
Σημείωμα: Εάν δεν επιλέξετε το πλαίσιο ελέγχου Προσομοίωση ή Σύνθεση, ο κατάλογος προορισμού περιέχει μόνο σχεδιασμό Platform Designer files, τα οποία δεν είναι απευθείας μεταγλωττίσιμα από το λογισμικό Intel Quartus Prime, αλλά μπορείτε view ή να επεξεργαστείτε στο Platform Designer. Σε αυτήν την περίπτωση, μπορείτε να εκτελέσετε τις ακόλουθες εντολές για να δημιουργήσετε σύνθεση και προσομοίωση file σκηνικά.
- Για να δημιουργήσετε ένα μεταγλωττιζόμενο έργο, πρέπει να εκτελέσετε το quartus_sh -t make_qii_design.tclscript στον κατάλογο προορισμού.
- Για να δημιουργήσετε ένα έργο προσομοίωσης, πρέπει να εκτελέσετε το σενάριο quartus_sh -t make_sim_design.tcl στον κατάλογο προορισμού.
Σημείωμα: Εάν έχετε δημιουργήσει ένα σχέδιο π.χample και, στη συνέχεια, κάντε αλλαγές σε αυτό στον επεξεργαστή παραμέτρων, πρέπει να δημιουργήσετε ξανά το σχέδιο π.χampγια να δείτε τις αλλαγές σας να εφαρμόζονται. Ο νέος σχεδιασμός π.χample δεν αντικαθιστά το υπάρχον σχέδιο π.χample files.
Δημιουργία του EMIF Design Example για Προσομοίωση
Για το κιτ ανάπτυξης Intel Agilex, αρκεί να αφήσετε τις περισσότερες ρυθμίσεις IP του Intel Agilex EMIF στις προεπιλεγμένες τιμές τους. Για να δημιουργήσετε το σχέδιο π.χample για προσομοίωση, ακολουθήστε τα παρακάτω βήματα:
- Στην ΕξampΣτην καρτέλα Σχέδια, βεβαιωθείτε ότι είναι επιλεγμένο το πλαίσιο Προσομοίωση. Επιλέξτε επίσης την απαιτούμενη μορφή προσομοίωσης HDL, είτε Verilog είτε VHDL.
- Διαμορφώστε την IP του EMIF και κάντε κλικ File ➤ Αποθήκευση για αποθήκευση της τρέχουσας ρύθμισης στην παραλλαγή IP χρήστη file ( .ip).
- Κάντε κλικ στην επιλογή Δημιουργία Example Σχεδίαση στην επάνω δεξιά γωνία του παραθύρου.
- Καθορίστε έναν κατάλογο για το σχέδιο EMIF π.χample και κάντε κλικ στο OK. Επιτυχής παραγωγή του σχεδιασμού EMIF π.χample δημιουργεί πολλαπλά file σύνολα για διάφορους υποστηριζόμενους προσομοιωτές, κάτω από έναν κατάλογο sim/ed_sim.
- Κλικ File ➤ Έξοδος για έξοδο από το παράθυρο IP Parameter Editor Pro. Το σύστημα ζητά: Δεν έχουν δημιουργηθεί πρόσφατες αλλαγές. Δημιουργία τώρα; Κάντε κλικ στο Όχι για να συνεχίσετε με την επόμενη ροή.
Δημιουργημένος Σχεδιασμός Προσομοίωσης Πχample File Δομή
Σημείωμα: Οι διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP υποστηρίζουν προς το παρόν μόνο τους προσομοιωτές VCS, ModelSim/QuestaSim και Xcelium. Πρόσθετη υποστήριξη προσομοιωτή σχεδιάζεται σε μελλοντικές εκδόσεις.
Σημείωμα: Εάν δεν επιλέξετε το πλαίσιο ελέγχου Προσομοίωση ή Σύνθεση, ο κατάλογος προορισμού περιέχει μόνο σχεδιασμό Platform Designer files, τα οποία δεν είναι απευθείας μεταγλωττίσιμα από το λογισμικό Intel Quartus Prime, αλλά μπορείτε view ή να επεξεργαστείτε στο Platform Designer. Σε αυτήν την περίπτωση, μπορείτε να εκτελέσετε τις ακόλουθες εντολές για να δημιουργήσετε σύνθεση και προσομοίωση file σκηνικά.
- Για να δημιουργήσετε ένα μεταγλωττιζόμενο έργο, πρέπει να εκτελέσετε το σενάριο quartus_sh -t make_qii_design.tcl στον κατάλογο προορισμού.
- Για να δημιουργήσετε ένα έργο προσομοίωσης, πρέπει να εκτελέσετε το σενάριο quartus_sh -t make_sim_design.tcl στον κατάλογο προορισμού.
Σημείωμα: Εάν έχετε δημιουργήσει ένα σχέδιο π.χample και, στη συνέχεια, κάντε αλλαγές σε αυτό στον επεξεργαστή παραμέτρων, πρέπει να δημιουργήσετε ξανά το σχέδιο π.χampγια να δείτε τις αλλαγές σας να εφαρμόζονται. Ο νέος σχεδιασμός π.χample δεν αντικαθιστά το υπάρχον σχέδιο π.χample files.
Προσομοίωση έναντι υλοποίησης υλικού
Για προσομοίωση διεπαφής εξωτερικής μνήμης, μπορείτε να επιλέξετε είτε παράλειψη βαθμονόμησης είτε πλήρη βαθμονόμηση στην καρτέλα Διαγνωστικά κατά τη δημιουργία IP.
Μοντέλα προσομοίωσης EMIF
Αυτός ο πίνακας συγκρίνει τα χαρακτηριστικά των μοντέλων βαθμονόμησης παράλειψης και πλήρους βαθμονόμησης.
Πίνακας 2. Μοντέλα προσομοίωσης EMIF: Παράλειψη βαθμονόμησης έναντι πλήρους βαθμονόμησης
| Παράλειψη βαθμονόμησης | Πλήρης βαθμονόμηση |
| Προσομοίωση σε επίπεδο συστήματος με επίκεντρο τη λογική του χρήστη. | Προσομοίωση διεπαφής μνήμης με επίκεντρο τη βαθμονόμηση. |
| Οι λεπτομέρειες της βαθμονόμησης δεν καταγράφονται. | Καταγράφει όλα τα stages της βαθμονόμησης. |
| Έχει δυνατότητα αποθήκευσης και ανάκτησης δεδομένων. | Περιλαμβάνει ισοπέδωση, ανά bit deskew κ.λπ. |
| Αντιπροσωπεύει ακριβή αποτελεσματικότητα. | |
| Δεν θεωρεί λοξή σανίδα. | |
RTL Simulation Versus Hardware Implementation
Αυτός ο πίνακας υπογραμμίζει τις βασικές διαφορές μεταξύ της προσομοίωσης EMIF και της υλοποίησης υλικού.
Πίνακας 3. Προσομοίωση EMIF RTL έναντι υλοποίησης υλικού
| Προσομοίωση RTL | Υλοποίηση Υλικού |
| Ο κώδικας αρχικοποίησης και βαθμονόμησης Nios® εκτελούνται παράλληλα. | Ο κώδικας αρχικοποίησης και βαθμονόμησης Nios εκτελούνται διαδοχικά. |
| Οι διεπαφές επιβεβαιώνουν το σήμα cal_done ταυτόχρονα στην προσομοίωση. | Οι λειτουργίες προσαρμογής καθορίζουν τη σειρά βαθμονόμησης και οι διεπαφές δεν επιβεβαιώνουν το cal_done ταυτόχρονα. |
Θα πρέπει να εκτελέσετε προσομοιώσεις RTL με βάση τα μοτίβα κυκλοφορίας για την εφαρμογή του σχεδίου σας. Σημειώστε ότι η προσομοίωση RTL δεν μοντελοποιεί καθυστερήσεις ανίχνευσης PCB που μπορεί να προκαλέσουν ασυμφωνία στην καθυστέρηση μεταξύ της προσομοίωσης RTL και της υλοποίησης υλικού.
Προσομοίωση διεπαφής IP εξωτερικής μνήμης με ModelSim
Αυτή η διαδικασία δείχνει πώς να προσομοιώσετε το σχέδιο EMIF π.χample.
- Εκκινήστε το λογισμικό Mentor Graphics* ModelSim και επιλέξτε File ➤ Αλλαγή καταλόγου. Πλοηγηθείτε στον κατάλογο sim/ed_sim/mentor εντός του παραγόμενου σχεδίου π.χampφάκελο le.
- Βεβαιωθείτε ότι το παράθυρο Μεταγραφή εμφανίζεται στο κάτω μέρος της οθόνης. Εάν το παράθυρο Μεταγραφή δεν είναι ορατό, εμφανίστε το κάνοντας κλικ View ➤ Μεταγραφή.
- Στο παράθυρο Μεταγραφή, εκτελέστε την πηγή msim_setup.tcl.
- Αφού ολοκληρωθεί η εκτέλεση της πηγής msim_setup.tcl, εκτελέστε το ld_debug στο παράθυρο Transcript.
- Αφού ολοκληρωθεί η εκτέλεση του ld_debug, βεβαιωθείτε ότι εμφανίζεται το παράθυρο Objects. Εάν το παράθυρο Αντικείμενα δεν είναι ορατό, εμφανίστε το κάνοντας κλικ View ➤ Αντικείμενα.
- Στο παράθυρο Αντικείμενα, επιλέξτε τα σήματα που θέλετε να προσομοιώσετε κάνοντας δεξί κλικ και επιλέγοντας Προσθήκη κύματος.
- Αφού ολοκληρώσετε την επιλογή των σημάτων για προσομοίωση, εκτελέστε το run -all στο παράθυρο Transcript. Η προσομοίωση εκτελείται μέχρι να ολοκληρωθεί.
- Εάν η προσομοίωση δεν είναι ορατή, κάντε κλικ View ➤ Κύμα.
Τοποθέτηση καρφίτσας για Intel Agilex EMIF IP
Αυτό το θέμα παρέχει οδηγίες για την τοποθέτηση καρφίτσας.
Υπερview
Τα Intel Agilex FPGA έχουν την ακόλουθη δομή:
- Κάθε συσκευή περιέχει έως και 8 τράπεζες I/O.
- Κάθε τράπεζα εισόδου/εξόδου περιέχει 2 τράπεζες δευτερεύουσας εισόδου/εξόδου.
- Κάθε τράπεζα δευτερεύουσας εισόδου/εξόδου περιέχει 4 λωρίδες.
- Κάθε λωρίδα περιέχει 12 ακίδες I/O (GPIO) γενικής χρήσης.
Γενικές οδηγίες καρφίτσας
Ακολουθούν γενικές οδηγίες καρφίτσας.
Σημείωμα: Για πιο λεπτομερείς πληροφορίες για τις ακίδες, ανατρέξτε στην ενότητα Intel Agilex FPGA EMIF IP Pin and Resource Planning στο κεφάλαιο που αφορά το πρωτόκολλο εξωτερικής μνήμης, στον Οδηγό χρήστη διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP.
- Βεβαιωθείτε ότι οι ακίδες για μια δεδομένη διεπαφή εξωτερικής μνήμης βρίσκονται στην ίδια σειρά I/O.
- Οι διεπαφές που εκτείνονται σε πολλές τράπεζες πρέπει να πληρούν τις ακόλουθες απαιτήσεις:
- Οι τράπεζες πρέπει να είναι γειτονικές η μία με την άλλη. Για πληροφορίες σχετικά με τις γειτονικές τράπεζες, ανατρέξτε στο θέμα EMIF Architecture: I/O Bank στον Οδηγό χρήστη διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP.
- Όλες οι διευθύνσεις και οι εντολές και οι συσχετισμένες πινέζες πρέπει να βρίσκονται σε μία μόνο υποτράπεζα.
- Οι ακίδες διεύθυνσης και εντολών και δεδομένων μπορούν να μοιράζονται μια υπο-τράπεζα υπό τις ακόλουθες συνθήκες:
- Οι ακίδες διεύθυνσης και εντολών και δεδομένων δεν μπορούν να μοιράζονται μια λωρίδα εισόδου/εξόδου.
- Μόνο μια αχρησιμοποίητη λωρίδα εισόδου/εξόδου στην τράπεζα διευθύνσεων και εντολών μπορεί να περιέχει καρφίτσες δεδομένων.
Πίνακας 4. Γενικοί περιορισμοί καρφίτσας
| Τύπος σήματος | Περιορισμός |
| Data Strobe | Όλα τα σήματα που ανήκουν σε μια ομάδα DQ πρέπει να βρίσκονται στην ίδια λωρίδα εισόδου/εξόδου. |
| Δεδομένα | Οι σχετικές ακίδες DQ πρέπει να βρίσκονται στην ίδια λωρίδα εισόδου/εξόδου. Για πρωτόκολλα που δεν υποστηρίζουν αμφίδρομες γραμμές δεδομένων, τα σήματα ανάγνωσης θα πρέπει να ομαδοποιούνται χωριστά από τα σήματα εγγραφής. |
| Διεύθυνση και εντολή | Οι ακίδες διεύθυνσης και εντολών πρέπει να βρίσκονται σε προκαθορισμένες τοποθεσίες σε μια υπο-τράπεζα εισόδου/εξόδου. |
Σημείωμα: Για πιο λεπτομερείς πληροφορίες για τις ακίδες, ανατρέξτε στην ενότητα Intel Agilex FPGA EMIF IP Pin and Resource Planning στο κεφάλαιο που αφορά το πρωτόκολλο εξωτερικής μνήμης, στον Οδηγό χρήστη διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP.
- Βεβαιωθείτε ότι οι ακίδες για μια δεδομένη διεπαφή εξωτερικής μνήμης βρίσκονται στην ίδια σειρά I/O.
- Οι διεπαφές που εκτείνονται σε πολλές τράπεζες πρέπει να πληρούν τις ακόλουθες απαιτήσεις:
- Οι τράπεζες πρέπει να είναι γειτονικές η μία με την άλλη. Για πληροφορίες σχετικά με τις γειτονικές τράπεζες, ανατρέξτε στο θέμα EMIF Architecture: I/O Bank στον Οδηγό χρήστη διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP.
- Όλες οι διευθύνσεις και οι εντολές και οι συσχετισμένες πινέζες πρέπει να βρίσκονται σε μία μόνο υποτράπεζα.
- Οι ακίδες διεύθυνσης και εντολών και δεδομένων μπορούν να μοιράζονται μια υπο-τράπεζα υπό τις ακόλουθες συνθήκες:
- Οι ακίδες διεύθυνσης και εντολών και δεδομένων δεν μπορούν να μοιράζονται μια λωρίδα εισόδου/εξόδου.
- Μόνο μια αχρησιμοποίητη λωρίδα εισόδου/εξόδου στην τράπεζα διευθύνσεων και εντολών μπορεί να περιέχει καρφίτσες δεδομένων.
Δημιουργία Σχεδιασμού Π.χample με την επιλογή διαμόρφωσης TG
Το παραγόμενο σχέδιο EMIF π.χampΤο le περιλαμβάνει ένα μπλοκ γεννήτριας κυκλοφορίας (TG). Από προεπιλογή, το σχέδιο π.χampΤο le χρησιμοποιεί ένα απλό μπλοκ TG (altera_tg_avl) το οποίο μπορεί να επαναφερθεί μόνο για να επανεκκινήσει ένα μοτίβο κίνησης με σκληρό κώδικα. Εάν είναι απαραίτητο, μπορείτε να επιλέξετε να ενεργοποιήσετε μια διαμορφώσιμη γεννήτρια κυκλοφορίας (TG2). Στη διαμορφώσιμη γεννήτρια κυκλοφορίας (TG2) (altera_tg_avl_2), μπορείτε να διαμορφώσετε το μοτίβο κίνησης σε πραγματικό χρόνο μέσω καταχωρητών ελέγχου—που σημαίνει ότι δεν χρειάζεται να μεταγλωττίσετε ξανά το σχέδιο για να αλλάξετε ή να επανεκκινήσετε το μοτίβο κυκλοφορίας. Αυτή η γεννήτρια κυκλοφορίας παρέχει καλό έλεγχο του τύπου της κίνησης που στέλνει στη διεπαφή ελέγχου EMIF. Επιπλέον, παρέχει καταχωρητές κατάστασης που περιέχουν λεπτομερείς πληροφορίες αποτυχίας.
Ενεργοποίηση του Traffic Generator σε Σχεδιασμό Π.χample
Μπορείτε να ενεργοποιήσετε τη δυνατότητα δημιουργίας κίνησης από την καρτέλα Διαγνωστικά στο πρόγραμμα επεξεργασίας παραμέτρων EMIF. Για να ενεργοποιήσετε τη διαμορφώσιμη γεννήτρια κυκλοφορίας, ενεργοποιήστε τη Χρήση διαμορφώσιμης δημιουργίας κυκλοφορίας Avalon 2.0 στην καρτέλα Διαγνωστικά.
Εικόνα 6.
- Μπορείτε να επιλέξετε να απενεργοποιήσετε το προεπιλεγμένο μοτίβο κίνησηςtage ή η κίνηση που έχει διαμορφωθεί από το χρήστη stage, αλλά πρέπει να έχετε τουλάχιστον ένα stage ενεργοποιημένη. Για πληροφορίες σχετικά με αυτά τα stages, ανατρέξτε στο Προεπιλεγμένο μοτίβο επισκεψιμότητας και διαμορφωμένο από τον χρήστη μοτίβο επισκεψιμότητας στις διεπαφές εξωτερικής μνήμης Οδηγός χρήστη Intel Agilex FPGA IP.
- Η παράμετρος διάρκειας δοκιμής TG2 ισχύει μόνο για το προεπιλεγμένο μοτίβο κυκλοφορίας. Μπορείτε να επιλέξετε μια δοκιμαστική διάρκεια σύντομη, μεσαία ή άπειρη.
- μπορείτε να επιλέξετε μία από τις δύο τιμές για την παράμετρο TG2 Configuration Interface Mode:
- JTAG: Επιτρέπει τη χρήση ενός GUI στην κονσόλα συστήματος. Για περισσότερες πληροφορίες, ανατρέξτε στο Traffic Generator Configuration Interface στις διεπαφές εξωτερικής μνήμης Οδηγός χρήστη Intel Agilex FPGA IP.
- Εξαγωγή: Επιτρέπει τη χρήση προσαρμοσμένης λογικής RTL για τον έλεγχο του μοτίβου κίνησης.
Χρησιμοποιώντας το Design Example με το EMIF Debug Toolkit
Πριν ξεκινήσετε το EMIF Debug Toolkit, βεβαιωθείτε ότι έχετε διαμορφώσει τη συσκευή σας με έναν προγραμματισμό file που έχει ενεργοποιημένο το EMIF Debug Toolkit. Για να εκκινήσετε το EMIF Debug Toolkit, ακολουθήστε τα εξής βήματα:
- Στο λογισμικό Intel Quartus Prime, ανοίξτε την Κονσόλα συστήματος επιλέγοντας Εργαλεία ➤ Εργαλεία εντοπισμού σφαλμάτων συστήματος ➤ Κονσόλα συστήματος.
- [Παραλείψτε αυτό το βήμα εάν το έργο σας είναι ήδη ανοιχτό στο λογισμικό Intel Quartus Prime.] Στην Κονσόλα συστήματος, φορτώστε το αντικείμενο SRAM file (.sof) με το οποίο προγραμματίσατε την πλακέτα (όπως περιγράφεται στο Προαπαιτούμενα για τη χρήση του κιτ εργαλείων εντοπισμού σφαλμάτων EMIF, στις διεπαφές εξωτερικής μνήμης Οδηγός χρήστη Intel Agilex FPGA IP).
- Επιλέξτε περιπτώσεις για εντοπισμό σφαλμάτων.
- Επιλέξτε EMIF Calibration Debug Toolkit για τον εντοπισμό σφαλμάτων βαθμονόμησης EMIF, όπως περιγράφεται στο Generating a Design Example με την επιλογή Calibration Debug. Εναλλακτικά, επιλέξτε EMIF TG Configuration Toolkit για εντοπισμό σφαλμάτων της γεννήτριας κυκλοφορίας, όπως περιγράφεται στο Generating a Design Example με την επιλογή διαμόρφωσης TG.
- Κάντε κλικ στο Open Toolkit για να ανοίξετε το κύριο view του EMIF Debug Toolkit.
- Εάν υπάρχουν πολλές περιπτώσεις EMIF στον προγραμματισμένο σχεδιασμό, επιλέξτε τη στήλη (διαδρομή προς JTAG master) και το αναγνωριστικό διεπαφής μνήμης του στιγμιότυπου EMIF για το οποίο θα ενεργοποιηθεί η εργαλειοθήκη.
- Κάντε κλικ στην Ενεργοποίηση διεπαφής για να επιτρέψετε στο κιτ εργαλείων να διαβάσει τις παραμέτρους της διεπαφής και την κατάσταση βαθμονόμησης.
- Πρέπει να κάνετε εντοπισμό σφαλμάτων μία διεπαφή τη φορά. Επομένως, για να συνδεθείτε σε άλλη διεπαφή στη σχεδίαση, πρέπει πρώτα να απενεργοποιήσετε την τρέχουσα διεπαφή.
Τα παρακάτω είναι π.χampΑναφορές από το EMIF Calibration Debug Toolkit και το EMIF TG Configuration Toolkit:, αντίστοιχα.
Σημείωμα: Για λεπτομέρειες σχετικά με τον εντοπισμό σφαλμάτων βαθμονόμησης, ανατρέξτε στο Εντοπισμός σφαλμάτων με το Εργαλειοθήκη εντοπισμού σφαλμάτων της διεπαφής εξωτερικής μνήμης, στον Οδηγό χρήστη διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP.
Σημείωμα: Για λεπτομέρειες σχετικά με τον εντοπισμό σφαλμάτων της γεννήτριας κυκλοφορίας, ανατρέξτε στο Διασύνδεση χρήστη Διαμόρφωση γεννήτριας κίνησης, στις διεπαφές εξωτερικής μνήμης Οδηγός χρήστη Intel Agilex FPGA IP.
Design Example Περιγραφή για διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP
Όταν παραμετροποιείτε και δημιουργείτε το EMIF IP σας, μπορείτε να καθορίσετε ότι το σύστημα δημιουργεί καταλόγους για προσομοίωση και σύνθεση file θέτει και δημιουργεί το file ρυθμίζεται αυτόματα. Εάν επιλέξετε Προσομοίωση ή Σύνθεση στο Π.χample Σχεδιασμός Files στην ExampΣτην καρτέλα Σχέδια, το σύστημα δημιουργεί μια πλήρη προσομοίωση file σετ ή μια πλήρη σύνθεση file σετ, σύμφωνα με την επιλογή σας.
Synthesis Design Example
Ο σχεδιασμός σύνθεσης π.χampΤο le περιέχει τα κύρια μπλοκ που φαίνονται στο παρακάτω σχήμα.
- Μια γεννήτρια κίνησης, η οποία είναι ένα συνθετικό Avalon®-MM example πρόγραμμα οδήγησης που υλοποιεί ένα ψευδοτυχαίο μοτίβο αναγνώσεων και εγγραφών σε έναν παραμετροποιημένο αριθμό διευθύνσεων. Η γεννήτρια κίνησης παρακολουθεί επίσης τα δεδομένα που διαβάζονται από τη μνήμη για να διασφαλίσει ότι ταιριάζουν με τα γραπτά δεδομένα και να επιβεβαιώσει μια αποτυχία διαφορετικά.
- Ένα στιγμιότυπο της διεπαφής μνήμης, το οποίο περιλαμβάνει:
- Ένας ελεγκτής μνήμης που μεσολαβεί μεταξύ της διεπαφής Avalon-MM και της διεπαφής AFI.
- Το PHY, το οποίο χρησιμεύει ως διεπαφή μεταξύ του ελεγκτή μνήμης και των εξωτερικών συσκευών μνήμης για την εκτέλεση λειτουργιών ανάγνωσης και εγγραφής.
Εικόνα 7. Σχεδιασμός σύνθεσης Εξample
Σημείωμα: Εάν μία ή περισσότερες από τις παραμέτρους Λειτουργία κοινής χρήσης PLL, Λειτουργία κοινής χρήσης DLL ή Λειτουργία κοινής χρήσης OCT έχουν ρυθμιστεί σε οποιαδήποτε τιμή εκτός από το No Sharing, η σχεδίαση σύνθεσης π.χ.ampΤο le θα περιέχει δύο περιπτώσεις δημιουργίας κίνησης/διασύνδεσης μνήμης. Οι δύο περιπτώσεις δημιουργίας κίνησης/διασύνδεσης μνήμης σχετίζονται μόνο με κοινόχρηστες συνδέσεις PLL/DLL/OCT, όπως ορίζονται από τις ρυθμίσεις παραμέτρων. Οι περιπτώσεις δημιουργίας κίνησης/διασύνδεσης μνήμης δείχνουν πώς μπορείτε να κάνετε τέτοιες συνδέσεις στα δικά σας σχέδια.
Σχεδιασμός προσομοίωσης Πχample
Ο σχεδιασμός προσομοίωσης π.χampΤο le περιέχει τα κύρια μπλοκ που φαίνονται στο παρακάτω σχήμα.
- Ένα παράδειγμα του σχεδιασμού σύνθεσης π.χample. Όπως περιγράφηκε στην προηγούμενη ενότητα, ο σχεδιασμός σύνθεσης π.χampΤο le περιέχει μια γεννήτρια κίνησης, στοιχείο βαθμονόμησης και μια παρουσία της διεπαφής μνήμης. Αυτά τα μπλοκ προεπιλογή για αφηρημένα μοντέλα προσομοίωσης όπου είναι απαραίτητο για γρήγορη προσομοίωση.
- Ένα μοντέλο μνήμης, το οποίο λειτουργεί ως ένα γενικό μοντέλο που συμμορφώνεται με τις προδιαγραφές του πρωτοκόλλου μνήμης. Συχνά, οι προμηθευτές μνήμης παρέχουν μοντέλα προσομοίωσης για τα συγκεκριμένα στοιχεία μνήμης που μπορείτε να κάνετε λήψη από τους webτοποθεσίες.
- Ένας έλεγχος κατάστασης, ο οποίος παρακολουθεί τα σήματα κατάστασης από την IP διεπαφής εξωτερικής μνήμης και τη γεννήτρια κυκλοφορίας, για να σηματοδοτήσει μια συνολική κατάσταση επιτυχίας ή αποτυχίας.
Εικόνα 10. Σχεδιασμός προσομοίωσης Εξample
Exampκαρτέλα Διασύνδεση σχεδίων
Ο επεξεργαστής παραμέτρων περιλαμβάνει ένα Example Σχέδια καρτέλα που σας επιτρέπει να παραμετροποιήσετε και να δημιουργήσετε το σχέδιό σας π.χamples.
Διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP Design Example Αρχεία οδηγού χρήσης
Οι εκδόσεις IP είναι οι ίδιες με τις εκδόσεις λογισμικού Intel Quartus Prime Design Suite έως την έκδοση 19.1. Από την έκδοση λογισμικού Intel Quartus Prime Design Suite 19.2 ή νεότερη, οι IP έχουν ένα νέο σχήμα έκδοσης IP. Εάν δεν αναφέρεται μια έκδοση πυρήνα IP, ισχύει ο οδηγός χρήσης για την προηγούμενη έκδοση πυρήνα IP.
Ιστορικό αναθεώρησης εγγράφων για διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP Design Example Οδηγός χρήσης
| Έκδοση εγγράφου | Έκδοση Intel Quartus Prime | Έκδοση IP | Αλλαγές |
| 2021.06.21 | 21.2 | 2.4.2 | Στο Design Example Γρήγορη εκκίνηση κεφάλαιο:
• Προστέθηκε μια σημείωση στο Μεταγλώττιση και προγραμματισμός του Intel Agilex EMIF Design Example θέμα. • Τροποποιήθηκε ο τίτλος του Δημιουργία Σχεδιασμού Π.χample με την επιλογή Calibration Debug θέμα. • Προστέθηκε το Δημιουργία Σχεδιασμού Π.χample με την επιλογή διαμόρφωσης TG και Ενεργοποίηση του Traffic Generator σε Σχεδιασμό Π.χample θέματα. • Τροποποιήθηκαν τα βήματα 2, 3 και 4, ενημερώθηκαν πολλά ψηφία και προστέθηκε μια σημείωση στο Χρησιμοποιώντας το Design Example με το EMIF Debug Toolkit θέμα. |
| 2021.03.29 | 21.1 | 2.4.0 | Στο Design Example Γρήγορη εκκίνηση κεφάλαιο:
• Προστέθηκε μια σημείωση στο Δημιουργία του συνθετικού σχεδίου EMIF Example και Δημιουργία του EMIF Design Example για Προσομοίωση θέματα. • Ενημερώθηκε η File Διάγραμμα δομής στο Δημιουργία του EMIF Design Example για Προσομοίωση θέμα. |
| 2020.12.14 | 20.4 | 2.3.0 | Στο Design Example Γρήγορη εκκίνηση κεφάλαιο, έκανε τις ακόλουθες αλλαγές:
• Ενημερώθηκε η Δημιουργία του συνθετικού σχεδίου EMIF Example θέμα που περιλαμβάνει σχέδια πολλαπλών EMIF. • Ενημερώθηκε η εικόνα για το βήμα 3, στο Δημιουργία του EMIF Design Example για Προσομοίωση θέμα. |
| 2020.10.05 | 20.3 | 2.3.0 | Στο Design Example Οδηγός γρήγορης εκκίνησης κεφάλαιο, έκανε τις ακόλουθες αλλαγές:
• Μέσα Δημιουργία έργου EMIF, ενημέρωσε την εικόνα στο βήμα 6. • Μέσα Δημιουργία του συνθετικού σχεδίου EMIF Example, ενημέρωσε το σχήμα στο βήμα 3. • Μέσα Δημιουργία του EMIF Design Example για Προσομοίωση, ενημέρωσε το σχήμα στο βήμα 3. • Μέσα Προσομοίωση έναντι υλοποίησης υλικού, διόρθωσε ένα μικρό τυπογραφικό λάθος στον δεύτερο πίνακα. • Μέσα Χρησιμοποιώντας το Design Example με το EMIF Debug Toolkit, τροποποιήθηκε το βήμα 6, προστέθηκαν τα βήματα 7 και 8. |
| συνέχισε… | |||
| Έκδοση εγγράφου | Έκδοση Intel Quartus Prime | Έκδοση IP | Αλλαγές |
| 2020.04.13 | 20.1 | 2.1.0 | • Στο Για κεφάλαιο, τροποποιήθηκε ο πίνακας στο
Πληροφορίες Έκδοσης θέμα. • Στο Design Example Οδηγός γρήγορης εκκίνησης κεφάλαιο: — Τροποποιήθηκε το βήμα 7 και η σχετική εικόνα, στο Δημιουργία του συνθετικού σχεδίου EMIF Example θέμα. — Τροποποιήθηκε το Δημιουργία του Σχεδιασμού Π.χample με την Επιλογή εντοπισμού σφαλμάτων θέμα. — Τροποποιήθηκε το Χρησιμοποιώντας το Design Example με το EMIF Debug Toolkit θέμα. |
| 2019.12.16 | 19.4 | 2.0.0 | • Στο Design Example Γρήγορη εκκίνηση κεφάλαιο:
— Ενημερώθηκε η εικόνα στο βήμα 6 του Δημιουργία έργου EMIF θέμα. — Ενημερώθηκε η εικόνα στο βήμα 4 του Δημιουργία του συνθετικού σχεδίου EMIF Example θέμα. — Ενημερώθηκε η εικόνα στο βήμα 4 του Δημιουργία του EMIF Design Example για Προσομοίωση θέμα. — Τροποποιήθηκε το βήμα 5 στο Δημιουργία του EMIF Design Example για Προσομοίωση θέμα. — Τροποποιήθηκε το Γενικές οδηγίες καρφίτσας και Παρακείμενες Τράπεζες τμήματα του Τοποθέτηση καρφίτσας για Intel Agilex EMIF IP θέμα. |
| 2019.10.18 | 19.3 | • Στο Δημιουργία έργου EMIF θέμα, ενημέρωσε την εικόνα με το σημείο 6.
• Στο Δημιουργία και διαμόρφωση της IP EMIF θέμα, ενημέρωσε το σχήμα με το βήμα 1. • Στον πίνακα στο Οδηγίες επεξεργασίας παραμέτρων Intel Agilex EMIF θέμα, άλλαξε την περιγραφή για το Επιτροπή αυτί. • Στο Δημιουργία του συνθετικού σχεδίου EMIF Example και Δημιουργία του EMIF Design Example για Προσομοίωση θέματα, ενημέρωσε την εικόνα στο βήμα 3 κάθε θέματος. • Στο Δημιουργία του EMIF Design Example για Προσομοίωση θέμα, ενημερώθηκε το Δημιουργημένος Σχεδιασμός Προσομοίωσης Πχample File Δομή σχήμα και τροποποίησε τη σημείωση που ακολουθεί το σχήμα. • Στο Δημιουργία του συνθετικού σχεδίου EMIF Example θέμα, πρόσθεσε ένα βήμα και μια εικόνα για πολλαπλές διεπαφές. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • Προστέθηκε Πληροφορίες για τις διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP κεφάλαιο και Πληροφορίες έκδοσης.
• Ενημερώθηκαν ημερομηνίες και αριθμοί έκδοσης. • Μικρή βελτίωση στο Synthesis Design Example φιγούρα στο Synthesis Design Example θέμα. |
| 2019.04.02 | 19.1 | • Αρχική έκδοση. |
Ιστορικό αναθεώρησης εγγράφων για διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP Design Example Οδηγός χρήσης
Έγγραφα / Πόροι
 |
intel UG-20219 Διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP Design Example [pdf] Οδηγός χρήστη UG-20219 Διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP Design Example, UG-20219, Διεπαφές εξωτερικής μνήμης Intel Agilex FPGA IP Design Example, Διεπαφές Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example |
