UG-20219 بیرونی میموری انٹرفیس Intel Agilex FPGA IP ڈیزائن Example
ایکسٹرنل میموری انٹرفیسز Intel® Agilexâ„¢ FPGA IP کے بارے میں
ریلیز کی معلومات
آئی پی ورژن وی 19.1 تک کے Intel® Quartus® پرائم ڈیزائن سویٹ سافٹ ویئر ورژنز جیسے ہی ہیں۔ Intel Quartus Prime Design Suite سافٹ ویئر ورژن 19.2 یا بعد کے ورژن سے، IP cores میں ایک نئی IP ورژننگ اسکیم ہے۔ آئی پی ورژننگ اسکیم (XYZ) نمبر ایک سافٹ ویئر ورژن سے دوسرے میں تبدیل ہوتا ہے۔ میں تبدیلی:
- X IP کی ایک بڑی نظر ثانی کی نشاندہی کرتا ہے۔ اگر آپ اپنے Intel Quartus Prime سافٹ ویئر کو اپ ڈیٹ کرتے ہیں، تو آپ کو IP دوبارہ تخلیق کرنا ہوگا۔
- Y اشارہ کرتا ہے کہ IP میں نئی خصوصیات شامل ہیں۔ ان نئی خصوصیات کو شامل کرنے کے لیے اپنا IP دوبارہ بنائیں۔
- Z اشارہ کرتا ہے کہ IP میں معمولی تبدیلیاں شامل ہیں۔ ان تبدیلیوں کو شامل کرنے کے لیے اپنا IP دوبارہ بنائیں۔
آئٹم تفصیل IP ورژن 2.4.2 انٹیل کوارٹس پرائم 21.2 ریلیز کی تاریخ 2021.06.21
ڈیزائن سابقampبیرونی میموری انٹرفیس کے لیے کوئیک اسٹارٹ گائیڈ Intel Agilex™ FPGA IP
ایک خودکار ڈیزائن سابقample flow Intel Agilex™ بیرونی میموری انٹرفیس کے لیے دستیاب ہے۔ دی جنریٹ سابقampسابق پر le ڈیزائن بٹنampلی ڈیزائنز ٹیب آپ کو ترکیب اور نقلی ڈیزائن کی وضاحت اور تخلیق کرنے کی اجازت دیتا ہے۔ample file سیٹ کرتا ہے جسے آپ اپنے EMIF IP کی توثیق کرنے کے لیے استعمال کر سکتے ہیں۔ آپ ایک ڈیزائن سابق پیدا کر سکتے ہیںample جو Intel FPGA ڈویلپمنٹ کٹ سے میل کھاتا ہے، یا کسی بھی EMIF IP کے لیے جو آپ تیار کرتے ہیں۔ آپ ڈیزائن سابق استعمال کر سکتے ہیںampآپ کی تشخیص میں مدد کرنے کے لیے، یا آپ کے اپنے سسٹم کے لیے نقطہ آغاز کے طور پر۔
جنرل ڈیزائن سابقampلی ورک فلوز
ایک EMIF پروجیکٹ بنانا
انٹیل کوارٹس پرائم سافٹ ویئر ورژن 17.1 اور اس کے بعد کے ورژن کے لیے، آپ کو EMIF IP بنانے سے پہلے ایک Intel Quartus Prime پروجیکٹ بنانا چاہیے اور سابقہ ڈیزائنample
- Intel Quartus Prime سافٹ ویئر لانچ کریں اور منتخب کریں۔ File ➤ نیا پروجیکٹ وزرڈ۔ اگلا پر کلک کریں۔ ڈیزائن سابقampبیرونی میموری انٹرفیس کے لیے کوئیک اسٹارٹ گائیڈ Intel Agilex™ FPGA IP
- ایک ڈائریکٹری کی وضاحت کریں ( انٹیل کوارٹس پرائم پروجیکٹ کا نام ( )، اور ایک اعلیٰ سطحی ڈیزائن ہستی کا نام ( ) جسے آپ بنانا چاہتے ہیں۔ اگلا پر کلک کریں۔
- تصدیق کریں کہ خالی پروجیکٹ منتخب کیا گیا ہے۔ اگلا دو بار کلک کریں۔
- فیملی کے تحت، Intel Agilex کو منتخب کریں۔
- نام کے فلٹر کے تحت، ڈیوائس کا حصہ نمبر ٹائپ کریں۔
- دستیاب آلات کے تحت، مناسب آلہ منتخب کریں۔
- ختم پر کلک کریں۔
EMIF IP تیار کرنا اور کنفیگر کرنا
مندرجہ ذیل اقدامات EMIF IP کو بنانے اور ترتیب دینے کے طریقے کی وضاحت کرتے ہیں۔ یہ واک تھرو ایک DDR4 انٹرفیس بناتا ہے، لیکن اقدامات دوسرے پروٹوکولز کے لیے ایک جیسے ہیں۔ (یہ اقدامات آئی پی کیٹلاگ (اسٹینڈ اکیلے) بہاؤ کی پیروی کرتے ہیں؛ اگر آپ اس کے بجائے پلیٹ فارم ڈیزائنر (سسٹم) کے بہاؤ کو استعمال کرنے کا انتخاب کرتے ہیں، تو اقدامات ایک جیسے ہیں۔)
- آئی پی کیٹلاگ ونڈو میں، ایکسٹرنل میموری انٹرفیسز Intel Agilex FPGA IP کو منتخب کریں۔ (اگر IP کیٹلاگ ونڈو نظر نہیں آ رہی ہے تو منتخب کریں۔ View ➤ IP کیٹلاگ۔)
- IP پیرامیٹر ایڈیٹر میں، EMIF IP کے لیے ایک ہستی کا نام فراہم کریں (جو نام آپ یہاں فراہم کرتے ہیں وہ بن جاتا ہے۔ file IP کے لئے نام) اور ایک ڈائریکٹری کی وضاحت کریں۔ بنائیں پر کلک کریں۔
- پیرامیٹر ایڈیٹر میں متعدد ٹیبز ہوتے ہیں جہاں آپ کو اپنے EMIF نفاذ کو ظاہر کرنے کے لیے پیرامیٹرز کو ترتیب دینا ہوگا۔
Intel Agilex EMIF پیرامیٹر ایڈیٹر کے رہنما خطوط
یہ موضوع Intel Agilex EMIF IP پیرامیٹر ایڈیٹر میں ٹیبز کو پیرامیٹرائز کرنے کے لیے اعلیٰ سطحی رہنمائی فراہم کرتا ہے۔
جدول 1۔ EMIF پیرامیٹر ایڈیٹر کے رہنما خطوط
| پیرامیٹر ایڈیٹر ٹیب | رہنما اصول |
| جنرل | یقینی بنائیں کہ درج ذیل پیرامیٹرز صحیح طریقے سے درج کیے گئے ہیں:
• آلہ کے لیے رفتار کا درجہ۔ • میموری گھڑی کی فریکوئنسی۔ PLL حوالہ گھڑی کی فریکوئنسی۔ |
| یادداشت | • پر پیرامیٹرز درج کرنے کے لیے اپنے میموری ڈیوائس کے لیے ڈیٹا شیٹ سے رجوع کریں۔ یادداشت ٹیب
• آپ کو ALERT# پن کے لیے ایک مخصوص مقام بھی درج کرنا چاہیے۔ (صرف DDR4 میموری پروٹوکول پر لاگو ہوتا ہے۔) |
| میم I/O | • ابتدائی پروجیکٹ کی تحقیقات کے لیے، آپ پر ڈیفالٹ سیٹنگز استعمال کر سکتے ہیں۔
میم I/O ٹیب • جدید ڈیزائن کی توثیق کے لیے، آپ کو بہترین ٹرمینیشن سیٹنگز حاصل کرنے کے لیے بورڈ سمولیشن کرنا چاہیے۔ |
| FPGA I/O | • ابتدائی پروجیکٹ کی تحقیقات کے لیے، آپ پر ڈیفالٹ سیٹنگز استعمال کر سکتے ہیں۔
FPGA I/O ٹیب • جدید ڈیزائن کی توثیق کے لیے، آپ کو مناسب I/O معیارات کو منتخب کرنے کے لیے متعلقہ IBIS ماڈلز کے ساتھ بورڈ سمولیشن انجام دینا چاہیے۔ |
| میم ٹائمنگ | • ابتدائی پروجیکٹ کی تحقیقات کے لیے، آپ پر ڈیفالٹ سیٹنگز استعمال کر سکتے ہیں۔
میم ٹائمنگ ٹیب • جدید ڈیزائن کی توثیق کے لیے، آپ کو اپنے میموری ڈیوائس کی ڈیٹا شیٹ کے مطابق پیرامیٹرز درج کرنے چاہییں۔ |
| کنٹرولر | اپنے میموری کنٹرولر کے لیے مطلوبہ کنفیگریشن اور رویے کے مطابق کنٹرولر کے پیرامیٹرز سیٹ کریں۔ |
| تشخیص | آپ پیرامیٹرز پر استعمال کرسکتے ہیں۔ تشخیص آپ کے میموری انٹرفیس کی جانچ اور ڈیبگ کرنے میں مدد کرنے کے لیے ٹیب۔ |
| Exampلی ڈیزائنز | دی Exampلی ڈیزائنز ٹیب آپ کو ڈیزائن سابق پیدا کرنے دیتا ہے۔ampترکیب کے لیے اور تخروپن کے لیے۔ تیار کردہ ڈیزائن سابقample ایک مکمل EMIF سسٹم ہے جو EMIF IP اور ڈرائیور پر مشتمل ہے جو میموری انٹرفیس کو درست کرنے کے لیے بے ترتیب ٹریفک پیدا کرتا ہے۔ |
انفرادی پیرامیٹرز کے بارے میں تفصیلی معلومات کے لیے، External Memory Interfaces Intel Agilex FPGA IP یوزر گائیڈ میں اپنے میموری پروٹوکول کے لیے مناسب باب سے رجوع کریں۔
Synthesizable EMIF ڈیزائن تیار کرنا Example
Intel Agilex ڈویلپمنٹ کٹ کے لیے، Intel Agilex EMIF IP سیٹنگز کو ان کی ڈیفالٹ اقدار پر چھوڑ دینا کافی ہے۔ synthesizable ڈیزائن پیدا کرنے کے لئے سابقampلی، ان اقدامات پر عمل کریں:
- سابق پرampلی ڈیزائنز ٹیب، اس بات کو یقینی بنائیں کہ ترکیب کا خانہ نشان زد ہے۔
- اگر آپ سنگل انٹرفیس کو لاگو کر رہے ہیں exampلی ڈیزائن، EMIF IP کو ترتیب دیں اور کلک کریں۔ File➤ موجودہ ترتیب کو صارف کے IP تغیرات میں محفوظ کرنے کے لیے محفوظ کریں۔ file ( .ip)۔
- اگر آپ کسی سابق کو لاگو کر رہے ہیں۔ampایک سے زیادہ انٹرفیس کے ساتھ ڈیزائن، مطلوبہ انٹرفیس کی تعداد کے لیے IPs کی تعداد کی وضاحت کریں۔ آپ EMIF ID کی کل تعداد وہی دیکھ سکتے ہیں جو آئی پی کی منتخب کردہ تعداد کے برابر ہے۔ ہر انٹرفیس کو ترتیب دینے کے لیے ان اقدامات پر عمل کریں:
- کیلیبریشن آئی پی سے انٹرفیس کا کنکشن بتانے کے لیے Cal-IP کو منتخب کریں۔
- تمام پیرامیٹر ایڈیٹر ٹیب میں اس کے مطابق EMIF IP کو ترتیب دیں۔
- سابق پر واپس جائیں۔ampلی ڈیزائن ٹیب پر کلک کریں اور مطلوبہ EMIF ID پر کیپچر پر کلک کریں۔
- تمام EMIF ID کے لیے مرحلہ a سے c تک دہرائیں۔
- آپ کیپچر شدہ پیرامیٹرز کو ہٹانے کے لیے کلیئر بٹن پر کلک کر سکتے ہیں اور EMIF IP میں تبدیلیاں کرنے کے لیے مرحلہ a سے c تک دہر سکتے ہیں۔
- کلک کریں۔ File➤ موجودہ ترتیب کو صارف کے IP تغیرات میں محفوظ کرنے کے لیے محفوظ کریں۔ file ( .ip)۔
- اگر آپ سنگل انٹرفیس کو لاگو کر رہے ہیں exampلی ڈیزائن، EMIF IP کو ترتیب دیں اور کلک کریں۔ File➤ موجودہ ترتیب کو صارف کے IP تغیرات میں محفوظ کرنے کے لیے محفوظ کریں۔ file ( .ip)۔
- جنریٹ ایکس پر کلک کریں۔ampونڈو کے اوپری دائیں کونے میں ڈیزائن کریں۔
- EMIF ڈیزائن سابق کے لیے ایک ڈائرکٹری کی وضاحت کریں۔ample اور OK پر کلک کریں۔ EMIF ڈیزائن کی کامیاب نسل سابقample مندرجہ ذیل تخلیق کرتا ہے۔ fileqii ڈائرکٹری کے تحت سیٹ کریں۔
- کلک کریں۔ File ➤ IP پیرامیٹر ایڈیٹر پرو ونڈو سے باہر نکلنے کے لیے باہر نکلیں۔ سسٹم اشارہ کرتا ہے، حالیہ تبدیلیاں پیدا نہیں ہوئی ہیں۔ ابھی پیدا کریں؟ اگلے بہاؤ کے ساتھ جاری رکھنے کے لیے نہیں پر کلک کریں۔
- سابق کو کھولنے کے لیےampڈیزائن، کلک کریں File ➤ پروجیکٹ کھولیں، اور نیویگیٹ کریں۔ /ample_name>/qii/ed_synth.qpf اور کھولیں پر کلک کریں۔
نوٹ: ڈیزائن کو مرتب کرنے اور پروگرام کرنے کے بارے میں معلومات کے لیے example، حوالہ دیتے ہیں
Intel Agilex EMIF Design Ex کو مرتب کرنا اور پروگرام کرناample
شکل 4. تیار کردہ ترکیب سازی ڈیزائن سابقample File ساخت
دو یا دو سے زیادہ ایکسٹرنل میموری انٹرفیس کے ساتھ سسٹم بنانے کے بارے میں معلومات کے لیے، Creating a Design Ex سے رجوع کریں۔ampایک سے زیادہ EMIF انٹرفیس کے ساتھ ایکسٹرنل میموری انٹرفیس Intel Agilex FPGA IP صارف گائیڈ۔ متعدد انٹرفیس کو ڈیبگ کرنے کے بارے میں معلومات کے لیے، External Memory Interfaces Intel Agilex FPGA IP یوزر گائیڈ میں، موجودہ ڈیزائن میں EMIF ٹول کٹ کو فعال کرنا دیکھیں۔
نوٹ: اگر آپ سمولیشن یا سنتھیسس چیک باکس کو منتخب نہیں کرتے ہیں، تو منزل کی ڈائرکٹری میں صرف پلیٹ فارم ڈیزائنر ڈیزائن ہوتا ہے۔ files، جو انٹیل کوارٹس پرائم سافٹ ویئر کے ذریعے براہ راست مرتب نہیں کیا جا سکتا، لیکن جو آپ کر سکتے ہیں۔ view یا پلیٹ فارم ڈیزائنر میں ترمیم کریں۔ اس صورت حال میں آپ ترکیب اور تخروپن پیدا کرنے کے لیے درج ذیل کمانڈز چلا سکتے ہیں۔ file سیٹ
- ایک مرتب شدہ پروجیکٹ بنانے کے لیے، آپ کو منزل کی ڈائرکٹری میں quartus_sh -t make_qii_design.tclscript چلانا چاہیے۔
- ایک سمولیشن پروجیکٹ بنانے کے لیے، آپ کو مطلوبہ ڈائرکٹری میں quartus_sh -t make_sim_design.tcl اسکرپٹ چلانا چاہیے۔
نوٹ: اگر آپ نے ڈیزائن سابقہ تیار کیا ہے۔ample اور پھر پیرامیٹر ایڈیٹر میں اس میں تبدیلیاں کریں، آپ کو ڈیزائن سابق کو دوبارہ تخلیق کرنا ہوگا۔ampآپ کی تبدیلیوں کو لاگو ہوتے دیکھنا۔ نئے تیار کردہ ڈیزائن سابقample موجودہ ڈیزائن سابق کو اوور رائٹ نہیں کرتا ہے۔ample files.
EMIF ڈیزائن تیار کرنا Exampلی برائے تخروپن
Intel Agilex ڈویلپمنٹ کٹ کے لیے، Intel Agilex EMIF IP سیٹنگز کو ان کی ڈیفالٹ اقدار پر چھوڑ دینا کافی ہے۔ ڈیزائن سابق پیدا کرنے کے لئےampتخروپن کے لیے، ان مراحل پر عمل کریں:
- سابق پرampلی ڈیزائنز ٹیب، اس بات کو یقینی بنائیں کہ سمولیشن باکس کو چیک کیا گیا ہے۔ نیز مطلوبہ سمولیشن ایچ ڈی ایل فارمیٹ کا انتخاب کریں، یا تو ویریلوگ یا وی ایچ ڈی ایل۔
- EMIF IP کو ترتیب دیں اور کلک کریں۔ File ➤ موجودہ ترتیب کو صارف کے IP تغیرات میں محفوظ کرنے کے لیے محفوظ کریں۔ file ( .ip)۔
- جنریٹ ایکس پر کلک کریں۔ampونڈو کے اوپری دائیں کونے میں ڈیزائن کریں۔
- EMIF ڈیزائن سابق کے لیے ایک ڈائرکٹری کی وضاحت کریں۔ample اور OK پر کلک کریں۔ EMIF ڈیزائن کی کامیاب نسل سابقample متعدد بناتا ہے۔ file sim/ed_sim ڈائرکٹری کے تحت مختلف معاون سمیلیٹروں کے لیے سیٹ کرتا ہے۔
- کلک کریں۔ File ➤ IP پیرامیٹر ایڈیٹر پرو ونڈو سے باہر نکلنے کے لیے باہر نکلیں۔ سسٹم اشارہ کرتا ہے، حالیہ تبدیلیاں پیدا نہیں ہوئی ہیں۔ ابھی پیدا کریں؟ اگلے بہاؤ کے ساتھ جاری رکھنے کے لیے نہیں پر کلک کریں۔
جنریٹڈ سمولیشن ڈیزائن Example File ساخت
نوٹ: External Memory Interfaces Intel Agilex FPGA IP فی الحال صرف VCS، ModelSim/QuestaSim، اور Xcelium simulators کو سپورٹ کرتا ہے۔ مستقبل کی ریلیز میں اضافی سمیلیٹر سپورٹ کا منصوبہ بنایا گیا ہے۔
نوٹ: اگر آپ سمولیشن یا سنتھیسس چیک باکس کو منتخب نہیں کرتے ہیں، تو منزل کی ڈائرکٹری میں صرف پلیٹ فارم ڈیزائنر ڈیزائن ہوتا ہے۔ files، جو انٹیل کوارٹس پرائم سافٹ ویئر کے ذریعے براہ راست مرتب نہیں کیا جا سکتا، لیکن جو آپ کر سکتے ہیں۔ view یا پلیٹ فارم ڈیزائنر میں ترمیم کریں۔ اس صورت حال میں آپ ترکیب اور تخروپن پیدا کرنے کے لیے درج ذیل کمانڈز چلا سکتے ہیں۔ file سیٹ
- کمپائلیبل پروجیکٹ بنانے کے لیے، آپ کو ڈیسٹینیشن ڈائرکٹری میں quartus_sh -t make_qii_design.tcl اسکرپٹ چلانا چاہیے۔
- ایک سمولیشن پروجیکٹ بنانے کے لیے، آپ کو مطلوبہ ڈائرکٹری میں quartus_sh -t make_sim_design.tcl اسکرپٹ چلانا چاہیے۔
نوٹ: اگر آپ نے ڈیزائن سابقہ تیار کیا ہے۔ample اور پھر پیرامیٹر ایڈیٹر میں اس میں تبدیلیاں کریں، آپ کو ڈیزائن سابق کو دوبارہ تخلیق کرنا ہوگا۔ampآپ کی تبدیلیوں کو لاگو ہوتے دیکھنا۔ نئے تیار کردہ ڈیزائن سابقample موجودہ ڈیزائن سابق کو اوور رائٹ نہیں کرتا ہے۔ample files.
نقلی بمقابلہ ہارڈ ویئر کا نفاذ
بیرونی میموری انٹرفیس سمولیشن کے لیے، آپ آئی پی جنریشن کے دوران تشخیصی ٹیب پر یا تو اسکیپ کیلیبریشن یا مکمل انشانکن کو منتخب کرسکتے ہیں۔
EMIF سمولیشن ماڈلز
یہ جدول اسکیپ کیلیبریشن اور مکمل کیلیبریشن ماڈلز کی خصوصیات کا موازنہ کرتا ہے۔
جدول 2۔ EMIF سمولیشن ماڈلز: اسکیپ کیلیبریشن بمقابلہ مکمل کیلیبریشن
| کیلیبریشن کو چھوڑیں۔ | مکمل انشانکن |
| سسٹم لیول کا تخروپن صارف کی منطق پر مرکوز ہے۔ | انشانکن پر توجہ مرکوز کرنے والا میموری انٹرفیس سمولیشن۔ |
| انشانکن کی تفصیلات حاصل نہیں کی گئی ہیں۔ | تمام s پر قبضہtagانشانکن کے es. |
| ڈیٹا کو ذخیرہ کرنے اور بازیافت کرنے کی صلاحیت رکھتا ہے۔ | لیولنگ، فی بٹ ڈیسکو وغیرہ شامل ہیں۔ |
| درست کارکردگی کی نمائندگی کرتا ہے۔ | |
| بورڈ کی ترچھی پر غور نہیں کرتا ہے۔ | |
RTL تخروپن بمقابلہ ہارڈ ویئر نفاذ
یہ جدول EMIF تخروپن اور ہارڈ ویئر کے نفاذ کے درمیان اہم فرق کو نمایاں کرتا ہے۔
جدول 3۔ EMIF RTL سمولیشن بمقابلہ ہارڈ ویئر کا نفاذ
| RTL تخروپن | ہارڈ ویئر کا نفاذ |
| Nios® ابتداء اور انشانکن کوڈ متوازی طور پر انجام دیتے ہیں۔ | Nios ابتدا اور انشانکن کوڈ ترتیب وار عمل کرتے ہیں۔ |
| انٹرفیس سمولیشن میں بیک وقت cal_done سگنل پر زور دیتے ہیں۔ | فٹر آپریشن انشانکن کی ترتیب کا تعین کرتے ہیں، اور انٹرفیس بیک وقت cal_done پر زور نہیں دیتے ہیں۔ |
آپ کو اپنے ڈیزائن کی ایپلیکیشن کے لیے ٹریفک پیٹرن کی بنیاد پر RTL سمولیشن چلانا چاہیے۔ نوٹ کریں کہ RTL تخروپن PCB ٹریس تاخیر کا نمونہ نہیں بناتا ہے جو RTL تخروپن اور ہارڈ ویئر کے نفاذ کے درمیان تاخیر میں فرق کا سبب بن سکتا ہے۔
ماڈل سیم کے ساتھ بیرونی میموری انٹرفیس آئی پی کی نقل کرنا
یہ طریقہ کار دکھاتا ہے کہ کس طرح EMIF ڈیزائن کی تقلید کی جائے۔ample
- Mentor Graphics* ModelSim سافٹ ویئر لانچ کریں اور منتخب کریں۔ File ➤ ڈائرکٹری تبدیل کریں۔ تیار کردہ ڈیزائن کے اندر sim/ed_sim/mentor ڈائریکٹری پر جائیں۔ample فولڈر.
- تصدیق کریں کہ ٹرانسکرپٹ ونڈو اسکرین کے نیچے دکھائی دے رہی ہے۔ اگر ٹرانسکرپٹ ونڈو نظر نہیں آ رہی ہے تو اسے کلک کر کے دکھائیں۔ View ➤ نقل۔
- ٹرانسکرپٹ ونڈو میں، سورس msim_setup.tcl چلائیں۔
- سورس msim_setup.tcl کے چلنے کے بعد، ٹرانسکرپٹ ونڈو میں ld_debug چلائیں۔
- ld_debug کے چلنے کے بعد، تصدیق کریں کہ آبجیکٹ ونڈو ظاہر ہے۔ اگر آبجیکٹ ونڈو نظر نہیں آ رہی ہے تو اسے کلک کر کے دکھائیں۔ View ➤ اشیاء۔
- آبجیکٹ ونڈو میں، ان سگنلز کو منتخب کریں جنہیں آپ دائیں کلک کرکے اور ایڈ ویو کو منتخب کرکے نقل کرنا چاہتے ہیں۔
- سمولیشن کے لیے سگنلز کا انتخاب مکمل کرنے کے بعد، ٹرانسکرپٹ ونڈو میں رن -آل پر عمل کریں۔ تخروپن مکمل ہونے تک چلتا ہے۔
- اگر تخروپن نظر نہیں آرہا ہے تو، کلک کریں۔ View ➤ لہر۔
Intel Agilex EMIF IP کے لیے پن پلیسمنٹ
یہ موضوع پن کی جگہ کا تعین کرنے کے لیے رہنما خطوط فراہم کرتا ہے۔
ختمview
Intel Agilex FPGAs میں درج ذیل ڈھانچہ ہے:
- ہر ڈیوائس میں 8 تک I/O بینک ہوتے ہیں۔
- ہر I/O بینک میں 2 ذیلی I/O بینک ہوتے ہیں۔
- ہر ذیلی I/O بینک 4 لین پر مشتمل ہے۔
- ہر لین میں 12 عام مقصد والے I/O (GPIO) پن ہوتے ہیں۔
جنرل پن گائیڈ لائنز
مندرجہ ذیل عام پن ہدایات ہیں.
نوٹ: پن کی مزید تفصیلی معلومات کے لیے، External Memory Interfaces Intel Agilex FPGA IP صارف گائیڈ میں، اپنے بیرونی میموری پروٹوکول کے لیے پروٹوکول کے لیے مخصوص باب میں Intel Agilex FPGA EMIF IP پن اور ریسورس پلاننگ سیکشن سے رجوع کریں۔
- یقینی بنائیں کہ دیئے گئے بیرونی میموری انٹرفیس کے پن اسی I/O قطار کے اندر رہتے ہیں۔
- متعدد بینکوں پر محیط انٹرفیس کو درج ذیل تقاضوں کو پورا کرنا چاہیے:
- بینکوں کو ایک دوسرے سے ملحق ہونا چاہیے۔ ملحقہ بینکوں کے بارے میں معلومات کے لیے، External Memory Interfaces Intel Agilex FPGA IP یوزر گائیڈ میں EMIF آرکیٹیکچر: I/O بینک کا موضوع دیکھیں۔
- تمام ایڈریس اور کمانڈ اور متعلقہ پن ایک ہی ذیلی بینک کے اندر رہنے چاہئیں۔
- ایڈریس اور کمانڈ اور ڈیٹا پن درج ذیل شرائط کے تحت ذیلی بینک کا اشتراک کر سکتے ہیں:
- پتہ اور کمانڈ اور ڈیٹا پن I/O لین کا اشتراک نہیں کر سکتے ہیں۔
- ایڈریس اور کمانڈ بینک میں صرف ایک غیر استعمال شدہ I/O لین میں ڈیٹا پن ہو سکتا ہے۔
جدول 4. پن کی عمومی پابندیاں
| سگنل کی قسم | پابندی |
| ڈیٹا اسٹروب | DQ گروپ سے تعلق رکھنے والے تمام سگنلز کا ایک ہی I/O لین میں رہنا چاہیے۔ |
| ڈیٹا | متعلقہ DQ پنوں کا اسی I/O لین میں ہونا ضروری ہے۔ ایسے پروٹوکول کے لیے جو دو طرفہ ڈیٹا لائنوں کو سپورٹ نہیں کرتے ہیں، پڑھنے والے سگنلز کو تحریری سگنلز سے الگ الگ گروپ کیا جانا چاہیے۔ |
| پتہ اور حکم | ایڈریس اور کمانڈ پنز کو I/O سب بینک کے اندر پہلے سے طے شدہ جگہوں پر رہنا چاہیے۔ |
نوٹ: پن کی مزید تفصیلی معلومات کے لیے، External Memory Interfaces Intel Agilex FPGA IP صارف گائیڈ میں، اپنے بیرونی میموری پروٹوکول کے لیے پروٹوکول کے لیے مخصوص باب میں Intel Agilex FPGA EMIF IP پن اور ریسورس پلاننگ سیکشن سے رجوع کریں۔
- یقینی بنائیں کہ دیئے گئے بیرونی میموری انٹرفیس کے پن اسی I/O قطار کے اندر رہتے ہیں۔
- متعدد بینکوں پر محیط انٹرفیس کو درج ذیل تقاضوں کو پورا کرنا چاہیے:
- بینکوں کو ایک دوسرے سے ملحق ہونا چاہیے۔ ملحقہ بینکوں کے بارے میں معلومات کے لیے، External Memory Interfaces Intel Agilex FPGA IP یوزر گائیڈ میں EMIF آرکیٹیکچر: I/O بینک کا موضوع دیکھیں۔
- تمام ایڈریس اور کمانڈ اور متعلقہ پن ایک ہی ذیلی بینک کے اندر رہنے چاہئیں۔
- ایڈریس اور کمانڈ اور ڈیٹا پن درج ذیل شرائط کے تحت ذیلی بینک کا اشتراک کر سکتے ہیں:
- پتہ اور کمانڈ اور ڈیٹا پن I/O لین کا اشتراک نہیں کر سکتے ہیں۔
- ایڈریس اور کمانڈ بینک میں صرف ایک غیر استعمال شدہ I/O لین میں ڈیٹا پن ہو سکتا ہے۔
ایک ڈیزائن تیار کرنا سابقampٹی جی کنفیگریشن آپشن کے ساتھ
تیار کردہ EMIF ڈیزائن سابقample میں ٹریفک جنریٹر بلاک (TG) شامل ہے۔ پہلے سے طے شدہ طور پر، ڈیزائن سابقample ایک سادہ TG بلاک (altera_tg_avl) استعمال کرتا ہے جسے صرف مشکل کوڈ شدہ ٹریفک پیٹرن کو دوبارہ لانچ کرنے کے لیے دوبارہ ترتیب دیا جا سکتا ہے۔ اگر ضروری ہو تو، آپ اس کی بجائے قابل ترتیب ٹریفک جنریٹر (TG2) کو فعال کرنے کا انتخاب کر سکتے ہیں۔ کنفیگر ایبل ٹریفک جنریٹر (TG2) (altera_tg_avl_2) میں، آپ کنٹرول رجسٹر کے ذریعے ٹریفک پیٹرن کو ریئل ٹائم میں ترتیب دے سکتے ہیں—یعنی آپ کو ٹریفک پیٹرن کو تبدیل کرنے یا دوبارہ لانچ کرنے کے لیے ڈیزائن کو دوبارہ مرتب کرنے کی ضرورت نہیں ہے۔ یہ ٹریفک جنریٹر ٹریفک کی قسم پر ٹھیک کنٹرول فراہم کرتا ہے جو یہ EMIF کنٹرول انٹرفیس پر بھیجتا ہے۔ مزید برآں، یہ اسٹیٹس رجسٹر فراہم کرتا ہے جس میں ناکامی کی تفصیلی معلومات ہوتی ہیں۔
ایک ڈیزائن سابق میں ٹریفک جنریٹر کو فعال کرناample
آپ EMIF پیرامیٹر ایڈیٹر میں تشخیصی ٹیب سے قابل ترتیب ٹریفک جنریٹر کو فعال کر سکتے ہیں۔ قابل ترتیب ٹریفک جنریٹر کو فعال کرنے کے لیے، تشخیصی ٹیب پر کنفیگر ایبل ایولون ٹریفک جنریٹر 2.0 استعمال کریں کو آن کریں۔
تصویر 6۔
- آپ ڈیفالٹ ٹریفک پیٹرن کو غیر فعال کرنے کا انتخاب کر سکتے ہیں۔tage یا صارف کی تشکیل شدہ ٹریفک stage، لیکن آپ کے پاس کم از کم ایک s ہونا ضروری ہے۔tage فعال ان کے بارے میں معلومات کے لیےtages، External Memory Interfaces Intel Agilex FPGA IP یوزر گائیڈ میں ڈیفالٹ ٹریفک پیٹرن اور صارف کے ترتیب کردہ ٹریفک پیٹرن کا حوالہ دیں۔
- TG2 ٹیسٹ دورانیہ کا پیرامیٹر صرف ڈیفالٹ ٹریفک پیٹرن پر لاگو ہوتا ہے۔ آپ مختصر، درمیانی، یا لامحدود کی آزمائشی مدت کا انتخاب کر سکتے ہیں۔
- آپ TG2 کنفیگریشن انٹرفیس موڈ پیرامیٹر کے لیے دو اقدار میں سے کسی ایک کا انتخاب کر سکتے ہیں:
- JTAG: سسٹم کنسول میں GUI کے استعمال کی اجازت دیتا ہے۔ مزید معلومات کے لیے، External Memory Interfaces Intel Agilex FPGA IP یوزر گائیڈ میں ٹریفک جنریٹر کنفیگریشن انٹرفیس سے رجوع کریں۔
- برآمد کریں: ٹریفک پیٹرن کو کنٹرول کرنے کے لیے حسب ضرورت RTL منطق کے استعمال کی اجازت دیتا ہے۔
ڈیزائن Ex کا استعمال کرتے ہوئےampEMIF ڈیبگ ٹول کٹ کے ساتھ
EMIF ڈیبگ ٹول کٹ لانچ کرنے سے پہلے، یقینی بنائیں کہ آپ نے اپنے آلے کو پروگرامنگ کے ساتھ کنفیگر کر لیا ہے۔ file جس میں EMIF ڈیبگ ٹول کٹ فعال ہے۔ EMIF ڈیبگ ٹول کٹ شروع کرنے کے لیے، ان مراحل پر عمل کریں:
- Intel Quartus Prime سافٹ ویئر میں، Tools ➤ System Debugging Tools ➤ System Console کو منتخب کر کے سسٹم کنسول کو کھولیں۔
- [اگر آپ کا پروجیکٹ انٹیل کوارٹس پرائم سافٹ ویئر میں پہلے سے ہی کھلا ہوا ہے تو یہ مرحلہ چھوڑ دیں۔] سسٹم کنسول میں، SRAM آبجیکٹ لوڈ کریں۔ file (.sof) جس کے ساتھ آپ نے بورڈ کو پروگرام کیا ہے (جیسا کہ EMIF ڈیبگ ٹول کٹ کے استعمال کے لیے ضروری شرائط میں بیان کیا گیا ہے، بیرونی میموری انٹرفیسز Intel Agilex FPGA IP صارف گائیڈ میں)۔
- ڈیبگ کرنے کے لیے مثالیں منتخب کریں۔
- EMIF کیلیبریشن ڈیبگنگ کے لیے EMIF کیلیبریشن ڈیبگ ٹول کٹ کو منتخب کریں، جیسا کہ جنریٹنگ ایک ڈیزائن ایکس میں بیان کیا گیا ہے۔ampکیلیبریشن ڈیبگ آپشن کے ساتھ۔ متبادل طور پر، ٹریفک جنریٹر ڈیبگنگ کے لیے EMIF TG کنفیگریشن ٹول کٹ منتخب کریں، جیسا کہ جنریٹنگ ایک ڈیزائن ایکس میں بیان کیا گیا ہے۔ampٹی جی کنفیگریشن آپشن کے ساتھ۔
- مین کو کھولنے کے لیے اوپن ٹول کٹ پر کلک کریں۔ view EMIF ڈیبگ ٹول کٹ کا۔
- اگر پروگرام شدہ ڈیزائن میں ایک سے زیادہ EMIF مثالیں ہیں، تو کالم کو منتخب کریں (JTAG master) اور EMIF مثال کی میموری انٹرفیس ID جس کے لیے ٹول کٹ کو چالو کرنا ہے۔
- ٹول کٹ کو انٹرفیس کے پیرامیٹرز اور انشانکن حالت کو پڑھنے کی اجازت دینے کے لیے ایکٹیویٹ انٹرفیس پر کلک کریں۔
- آپ کو ایک وقت میں ایک انٹرفیس ڈیبگ کرنا ہوگا۔ لہذا، ڈیزائن میں کسی دوسرے انٹرفیس سے جڑنے کے لیے، آپ کو پہلے موجودہ انٹرفیس کو غیر فعال کرنا ہوگا۔
مندرجہ ذیل سابق ہیں۔ampEMIF کیلیبریشن ڈیبگ ٹول کٹ اور EMIF TG کنفیگریشن ٹول کٹ: سے بالترتیب رپورٹس۔
نوٹ: کیلیبریشن ڈیبگنگ کے بارے میں تفصیلات کے لیے، External Memory Interface Intel Agilex FPGA IP یوزر گائیڈ میں، External Memory Interface Debug Toolkit کے ساتھ ڈیبگنگ کا حوالہ دیں۔
نوٹ: ٹریفک جنریٹر ڈیبگنگ کے بارے میں تفصیلات کے لیے، External Memory Interfaces Intel Agilex FPGA IP یوزر گائیڈ میں، ٹریفک جنریٹر کنفیگریشن یوزر انٹرفیس سے رجوع کریں۔
ڈیزائن سابقampبیرونی میموری انٹرفیس کے لیے تفصیل Intel Agilex FPGA IP
جب آپ اپنا EMIF IP پیرامیٹرائز کرتے اور تیار کرتے ہیں، تو آپ یہ بتا سکتے ہیں کہ نظام تخروپن اور ترکیب کے لیے ڈائریکٹریز بناتا ہے۔ file سیٹ کرتا ہے، اور پیدا کرتا ہے۔ file خود بخود سیٹ کرتا ہے۔ اگر آپ سابق کے تحت تخروپن یا ترکیب کو منتخب کرتے ہیں۔ampلی ڈیزائن Fileسابق پر sampلی ڈیزائنز ٹیب، نظام ایک مکمل تخروپن تخلیق کرتا ہے۔ file سیٹ یا مکمل ترکیب file آپ کے انتخاب کے مطابق سیٹ کریں۔
ترکیب ڈیزائن Example
ترکیب ڈیزائن سابقample ذیل کی شکل میں دکھائے گئے بڑے بلاکس پر مشتمل ہے۔
- ایک ٹریفک جنریٹر، جو کہ Avalon®-MM سابق ہے۔ample ڈرائیور جو پتے کی ایک پیرامیٹرائزڈ تعداد پر پڑھنے اور لکھنے کے چھدم بے ترتیب پیٹرن کو نافذ کرتا ہے۔ ٹریفک جنریٹر میموری سے پڑھے گئے ڈیٹا کی بھی نگرانی کرتا ہے تاکہ یہ یقینی بنایا جا سکے کہ یہ تحریری ڈیٹا سے میل کھاتا ہے اور بصورت دیگر ناکامی کا دعویٰ کرتا ہے۔
- میموری انٹرفیس کی ایک مثال، جس میں شامل ہیں:
- ایک میموری کنٹرولر جو Avalon-MM انٹرفیس اور AFI انٹرفیس کے درمیان معتدل ہوتا ہے۔
- PHY، جو پڑھنے اور لکھنے کے آپریشنز انجام دینے کے لیے میموری کنٹرولر اور بیرونی میموری ڈیوائسز کے درمیان ایک انٹرفیس کا کام کرتا ہے۔
شکل 7. ترکیب ڈیزائن سابقample
نوٹ: اگر پی ایل ایل شیئرنگ موڈ، ڈی ایل ایل شیئرنگ موڈ، یا او سی ٹی شیئرنگ موڈ پیرامیٹرز میں سے ایک یا زیادہ شیئرنگ کے علاوہ کسی بھی قدر پر سیٹ ہیں تو ترکیب ڈیزائن سابقample میں دو ٹریفک جنریٹر/میموری انٹرفیس مثالیں شامل ہوں گی۔ دو ٹریفک جنریٹر/میموری انٹرفیس مثالوں کا تعلق صرف مشترکہ PLL/DLL/OCT کنکشنز سے ہے جیسا کہ پیرامیٹر سیٹنگز کے ذریعے بیان کیا گیا ہے۔ ٹریفک جنریٹر/میموری انٹرفیس کی مثالیں یہ ظاہر کرتی ہیں کہ آپ اپنے ڈیزائن میں ایسے کنکشن کیسے بنا سکتے ہیں۔
تخروپن ڈیزائن Example
تخروپن ڈیزائن سابقample مندرجہ ذیل تصویر میں دکھائے گئے بڑے بلاکس پر مشتمل ہے۔
- ترکیب ڈیزائن کی ایک مثال سابقample جیسا کہ پچھلے حصے میں بیان کیا گیا ہے، ترکیب ڈیزائن سابقample میں ٹریفک جنریٹر، انشانکن جزو، اور میموری انٹرفیس کی مثال شامل ہے۔ یہ بلاکس تجریدی سمولیشن ماڈلز کے لیے ڈیفالٹ ہوتے ہیں جہاں تیزی سے تخروپن کے لیے مناسب ہو۔
- ایک میموری ماڈل، جو ایک عام ماڈل کے طور پر کام کرتا ہے جو میموری پروٹوکول کی وضاحتوں پر عمل کرتا ہے۔ اکثر، میموری فروش اپنے مخصوص میموری اجزاء کے لیے نقلی ماڈل فراہم کرتے ہیں جنہیں آپ ان سے ڈاؤن لوڈ کر سکتے ہیں۔ webسائٹس
- ایک اسٹیٹس چیکر، جو ایکسٹرنل میموری انٹرفیس آئی پی اور ٹریفک جنریٹر سے اسٹیٹس سگنلز کی نگرانی کرتا ہے، تاکہ مجموعی طور پر پاس یا فیل کنڈیشن کا اشارہ کیا جاسکے۔
شکل 10. تخروپن ڈیزائن Example
Exampلی ڈیزائنز انٹرفیس ٹیب
پیرامیٹر ایڈیٹر میں ایک Exampلی ڈیزائنز ٹیب جو آپ کو اپنے ڈیزائن کو پیرامیٹرائز کرنے اور تیار کرنے کی اجازت دیتا ہے۔amples
بیرونی میموری انٹرفیسز Intel Agilex FPGA IP ڈیزائن Exampلی یوزر گائیڈ آرکائیوز
آئی پی ورژن وی 19.1 تک کے انٹیل کوارٹس پرائم ڈیزائن سویٹ سافٹ ویئر کے ورژن جیسے ہی ہیں۔ Intel Quartus Prime Design Suite سافٹ ویئر ورژن 19.2 یا بعد کے ورژن سے، IPs کے پاس ایک نئی IP ورژننگ اسکیم ہے۔ اگر IP کور ورژن درج نہیں ہے، تو پچھلے IP کور ورژن کے لیے صارف گائیڈ لاگو ہوتا ہے۔
دستاویز پر نظرثانی کی تاریخ برائے بیرونی میموری انٹرفیس Intel Agilex FPGA IP Design Exampلی یوزر گائیڈ
| دستاویز کا ورژن | انٹیل کوارٹس پرائم ورژن | IP ورژن | تبدیلیاں |
| 2021.06.21 | 21.2 | 2.4.2 | میں ڈیزائن سابقampفوری آغاز باب:
• میں ایک نوٹ شامل کیا گیا۔ Intel Agilex EMIF Design Ex کو مرتب کرنا اور پروگرام کرناample موضوع • کے عنوان میں ترمیم کی گئی۔ ایک ڈیزائن تیار کرنا سابقampکیلیبریشن ڈیبگ آپشن کے ساتھ موضوع • شامل کیا ایک ڈیزائن تیار کرنا سابقampٹی جی کنفیگریشن آپشن کے ساتھ اور ایک ڈیزائن سابق میں ٹریفک جنریٹر کو فعال کرناample موضوعات • ترمیم شدہ مراحل 2، 3، اور 4، کئی اعداد و شمار کو اپ ڈیٹ کیا، اور ایک نوٹ شامل کیا، ڈیزائن Ex کا استعمال کرتے ہوئےampEMIF ڈیبگ ٹول کٹ کے ساتھ موضوع |
| 2021.03.29 | 21.1 | 2.4.0 | میں ڈیزائن سابقampفوری آغاز باب:
• میں ایک نوٹ شامل کیا گیا۔ Synthesizable EMIF ڈیزائن تیار کرنا Example اور EMIF ڈیزائن تیار کرنا Exampلی برائے تخروپن موضوعات • اپ ڈیٹ کیا File میں ساخت کا خاکہ EMIF ڈیزائن تیار کرنا Exampلی برائے تخروپن موضوع |
| 2020.12.14 | 20.4 | 2.3.0 | میں ڈیزائن سابقampفوری آغاز باب، مندرجہ ذیل تبدیلیاں کی ہیں:
• اپ ڈیٹ کیا Synthesizable EMIF ڈیزائن تیار کرنا Example کثیر EMIF ڈیزائن شامل کرنے کے لیے موضوع۔ • میں مرحلہ 3 کے لیے اعداد و شمار کو اپ ڈیٹ کیا گیا۔ EMIF ڈیزائن تیار کرنا Exampلی برائے تخروپن موضوع |
| 2020.10.05 | 20.3 | 2.3.0 | میں ڈیزائن سابقampکوئیک اسٹارٹ گائیڈ باب، مندرجہ ذیل تبدیلیاں کی ہیں:
• میں ایک EMIF پروجیکٹ بنانا, مرحلہ 6 میں تصویر کو اپ ڈیٹ کیا۔ • میں Synthesizable EMIF ڈیزائن تیار کرنا Example، مرحلہ 3 میں اعداد و شمار کو اپ ڈیٹ کیا۔ • میں EMIF ڈیزائن تیار کرنا Exampلی برائے تخروپن، مرحلہ 3 میں اعداد و شمار کو اپ ڈیٹ کیا۔ • میں نقلی بمقابلہ ہارڈ ویئر کا نفاذ، دوسرے ٹیبل میں ایک معمولی ٹائپ کی غلطی کو درست کیا۔ • میں ڈیزائن Ex کا استعمال کرتے ہوئےampEMIF ڈیبگ ٹول کٹ کے ساتھ, ترمیم شدہ مرحلہ 6، شامل کردہ اقدامات 7 اور 8۔ |
| جاری… | |||
| دستاویز کا ورژن | انٹیل کوارٹس پرائم ورژن | IP ورژن | تبدیلیاں |
| 2020.04.13 | 20.1 | 2.1.0 | • میں کے بارے میں باب، میں جدول میں ترمیم کی۔
ریلیز کی معلومات موضوع • میں ڈیزائن سابقampکوئیک اسٹارٹ گائیڈ باب: - ترمیم شدہ مرحلہ 7 اور متعلقہ تصویر، میں Synthesizable EMIF ڈیزائن تیار کرنا Example موضوع - میں ترمیم کی ڈیزائن تیار کرنا Exampڈیبگ آپشن کے ساتھ موضوع - میں ترمیم کی ڈیزائن Ex کا استعمال کرتے ہوئےampEMIF ڈیبگ ٹول کٹ کے ساتھ موضوع |
| 2019.12.16 | 19.4 | 2.0.0 | • میں ڈیزائن سابقampفوری آغاز باب:
- کے مرحلہ 6 میں مثال کو اپ ڈیٹ کیا۔ ایک EMIF پروجیکٹ بنانا موضوع - کے مرحلہ 4 میں مثال کو اپ ڈیٹ کیا۔ Synthesizable EMIF ڈیزائن تیار کرنا Example موضوع - کے مرحلہ 4 میں مثال کو اپ ڈیٹ کیا۔ EMIF ڈیزائن تیار کرنا Exampلی برائے تخروپن موضوع - میں ترمیم شدہ مرحلہ 5 EMIF ڈیزائن تیار کرنا Exampلی برائے تخروپن موضوع - میں ترمیم کی جنرل پن گائیڈ لائنز اور ملحقہ بینک کے حصے Intel Agilex EMIF IP کے لیے پن پلیسمنٹ موضوع |
| 2019.10.18 | 19.3 | • میں ایک EMIF پروجیکٹ بنانا موضوع، تصویر کو پوائنٹ 6 کے ساتھ اپ ڈیٹ کیا گیا۔
• میں EMIF IP تیار کرنا اور کنفیگر کرنا موضوع، مرحلہ 1 کے ساتھ اعداد و شمار کو اپ ڈیٹ کیا۔ • میں میز میں Intel Agilex EMIF پیرامیٹر ایڈیٹر کے رہنما خطوط موضوع، کے لیے تفصیل کو تبدیل کر دیا۔ بورڈ ٹیب • میں Synthesizable EMIF ڈیزائن تیار کرنا Example اور EMIF ڈیزائن تیار کرنا Exampلی برائے تخروپن عنوانات، ہر موضوع کے مرحلہ 3 میں تصویر کو اپ ڈیٹ کیا۔ • میں EMIF ڈیزائن تیار کرنا Exampلی برائے تخروپن موضوع، اپ ڈیٹ کیا جنریٹڈ سمولیشن ڈیزائن Example File ساخت اعداد و شمار کے بعد نوٹ میں ترمیم کریں • میں Synthesizable EMIF ڈیزائن تیار کرنا Example موضوع، ایک سے زیادہ انٹرفیس کے لیے ایک قدم اور ایک اعداد و شمار کا اضافہ کیا۔ |
|
| 2019.07.31 | 19.2 | 1.2.0 | • شامل کر دیا گیا۔ بیرونی میموری انٹرفیس کے بارے میں Intel Agilex FPGA IP باب اور ریلیز کی معلومات۔
• اپ ڈیٹ شدہ تاریخیں اور ورژن نمبر۔ • میں معمولی اضافہ ترکیب ڈیزائن Example میں اعداد و شمار ترکیب ڈیزائن Example موضوع |
| 2019.04.02 | 19.1 | • ابتدائی رہائی. |
دستاویز پر نظرثانی کی تاریخ برائے بیرونی میموری انٹرفیس Intel Agilex FPGA IP Design Exampلی یوزر گائیڈ
دستاویزات / وسائل
 |
intel UG-20219 بیرونی میموری انٹرفیس Intel Agilex FPGA IP ڈیزائن Example [پی ڈی ایف] یوزر گائیڈ UG-20219 بیرونی میموری انٹرفیس Intel Agilex FPGA IP ڈیزائن Example, UG-20219, External Memory Interfaces Intel Agilex FPGA IP Design Exampلی، انٹرفیسز Intel Agilex FPGA IP ڈیزائن Example، Agilex FPGA IP ڈیزائن Example |
