Antarmuka Memori Eksternal UG-20219 Intel Agilex FPGA IP Design Example
Tentang Antarmuka Memori Eksternal Intel® Agilex™ FPGA IP
Informasi Rilis
Versi IP sama dengan versi perangkat lunak Intel® Quartus® Prime Design Suite hingga v19.1. Dari perangkat lunak Intel Quartus Prime Design Suite versi 19.2 atau yang lebih baru, inti IP memiliki skema versi IP yang baru. Nomor skema versi IP (XYZ) berubah dari satu versi perangkat lunak ke versi lainnya. Perubahan pada:
- X menunjukkan revisi besar dari IP. Jika Anda memperbarui perangkat lunak Intel Quartus Prime, Anda harus membuat ulang IP.
- Y menunjukkan IP menyertakan fitur baru. Regenerasi IP Anda untuk memasukkan fitur-fitur baru ini.
- Z menunjukkan IP mencakup perubahan kecil. Regenerasi IP Anda untuk menyertakan perubahan ini.
Barang Keterangan Versi IP 2.4.2 Intel Quartus Perdana 21.2 Tanggal Rilis 2021.06.21
Desain ExampPanduan Memulai Cepat untuk Antarmuka Memori Eksternal Intel Agilex™ FPGA IP
Desain otomatis exampaliran tersedia untuk antarmuka memori eksternal Intel Agilex™. Hasilkan ExampTombol Desain pada ExampTab Desain memungkinkan Anda menentukan dan menghasilkan contoh desain sintesis dan simulasi.ample file set yang dapat Anda gunakan untuk memvalidasi IP EMIF Anda. Anda dapat membuat contoh desainample yang cocok dengan kit pengembangan FPGA Intel, atau untuk IP EMIF apa pun yang Anda hasilkan. Anda dapat menggunakan contoh desainampuntuk membantu evaluasi Anda, atau sebagai titik awal untuk sistem Anda sendiri.
Desain Umum Example Alur Kerja
Membuat Proyek EMIF
Untuk versi perangkat lunak Intel Quartus Prime 17.1 dan yang lebih baru, Anda harus membuat proyek Intel Quartus Prime sebelum membuat IP EMIF dan merancang contoh.ampsaya.
- Luncurkan perangkat lunak Intel Quartus Prime dan pilih File ➤ Panduan Proyek Baru. Klik Berikutnya. Desain ContohampPanduan Memulai Cepat untuk Antarmuka Memori Eksternal Intel Agilex™ FPGA IP
- Tentukan direktori ( ), nama untuk proyek Intel Quartus Prime ( ), dan nama entitas desain tingkat atas ( ) yang ingin Anda buat. Klik Berikutnya.
- Verifikasi bahwa Proyek Kosong dipilih. Klik Berikutnya dua kali.
- Di bawah Keluarga, pilih Intel Agilex.
- Di bawah Filter nama, ketikkan nomor komponen perangkat.
- Di bawah Perangkat yang tersedia, pilih perangkat yang sesuai.
- Klik Selesai.
Menghasilkan dan Mengonfigurasi IP EMIF
Langkah-langkah berikut mengilustrasikan cara membuat dan mengonfigurasi IP EMIF. Panduan ini membuat antarmuka DDR4, tetapi langkah-langkahnya serupa untuk protokol lainnya. (Langkah-langkah ini mengikuti alur Katalog IP (mandiri); jika Anda memilih untuk menggunakan alur Perancang Platform (sistem), langkah-langkahnya serupa.)
- Di jendela Katalog IP, pilih Antarmuka Memori Eksternal Intel Agilex FPGA IP. (Jika jendela Katalog IP tidak terlihat, pilih View ➤ Katalog IP.)
- Di Editor Parameter IP, berikan nama entitas untuk IP EMIF (nama yang Anda berikan di sini menjadi file nama untuk IP) dan tentukan direktori. Klik Buat.
- Editor parameter memiliki beberapa tab tempat Anda harus mengonfigurasi parameter untuk mencerminkan implementasi EMIF Anda.
Panduan Editor Parameter EMIF Intel Agilex
Topik ini menyediakan panduan tingkat tinggi untuk membuat parameterisasi tab di editor parameter IP Intel Agilex EMIF.
Tabel 1. Panduan Editor Parameter EMIF
| Tab Editor Parameter | Pedoman |
| Umum | Pastikan bahwa parameter berikut dimasukkan dengan benar:
• Nilai kecepatan perangkat. • Frekuensi jam memori. • Frekuensi jam referensi PLL. |
| Ingatan | • Lihat lembar data perangkat memori Anda untuk memasukkan parameter pada Ingatan tab.
• Anda juga harus memasukkan lokasi spesifik untuk pin ALERT#. (Hanya berlaku untuk protokol memori DDR4.) |
| Nona I/O | • Untuk penyelidikan proyek awal, Anda dapat menggunakan pengaturan default di
Nona I/O tab. • Untuk validasi desain lanjutan, Anda harus melakukan simulasi papan untuk memperoleh pengaturan terminasi yang optimal. |
| Masukan/Keluaran FPGA | • Untuk penyelidikan proyek awal, Anda dapat menggunakan pengaturan default di
Masukan/Keluaran FPGA tab. • Untuk validasi desain lanjutan, Anda harus melakukan simulasi papan dengan model IBIS terkait untuk memilih standar I/O yang sesuai. |
| Waktu Mem | • Untuk penyelidikan proyek awal, Anda dapat menggunakan pengaturan default di
Waktu Mem tab. • Untuk validasi desain tingkat lanjut, Anda harus memasukkan parameter sesuai lembar data perangkat memori Anda. |
| Pengendali | Tetapkan parameter pengontrol sesuai dengan konfigurasi dan perilaku yang diinginkan untuk pengontrol memori Anda. |
| Diagnostik | Anda dapat menggunakan parameter pada Diagnostik tab untuk membantu menguji dan men-debug antarmuka memori Anda. |
| Example Desain | Itu Example Desain tab memungkinkan Anda menghasilkan ex desainampfile untuk sintesis dan untuk simulasi. Desain yang dihasilkan example adalah sistem EMIF lengkap yang terdiri dari IP EMIF dan driver yang menghasilkan lalu lintas acak untuk memvalidasi antarmuka memori. |
Untuk informasi terperinci tentang parameter individual, lihat bab yang sesuai untuk protokol memori Anda di Panduan Pengguna IP Antarmuka Memori Eksternal Intel Agilex FPGA.
Menghasilkan Desain EMIF yang Dapat Disintesis Example
Untuk kit pengembangan Intel Agilex, cukup dengan membiarkan sebagian besar pengaturan IP EMIF Intel Agilex pada nilai default. Untuk menghasilkan desain yang dapat disintesis, mis.ample, ikuti langkah berikut:
- Di Mantanample Designs, pastikan kotak Synthesis dicentang.
- Jika Anda mengimplementasikan antarmuka tunggal misalnyaampdesain, konfigurasikan IP EMIF dan klik File➤ Simpan untuk menyimpan pengaturan saat ini ke variasi IP pengguna file ( .aku p).
- Jika Anda menerapkan exampUntuk desain dengan beberapa antarmuka, tentukan Jumlah IP ke jumlah antarmuka yang diinginkan. Anda dapat melihat jumlah total ID EMIF sama dengan Jumlah IP yang dipilih. Ikuti langkah-langkah berikut untuk mengonfigurasi setiap antarmuka:
- Pilih Cal-IP untuk menentukan koneksi antarmuka ke IP Kalibrasi.
- Konfigurasikan IP EMIF sebagaimana mestinya di semua Tab Editor Parameter.
- Kembali ke Mantanample Tab Desain dan klik Tangkap pada ID EMIF yang diinginkan.
- Ulangi langkah a hingga c untuk semua ID EMIF.
- Anda dapat mengeklik tombol Hapus untuk menghapus parameter yang ditangkap dan ulangi langkah a hingga c untuk membuat perubahan pada IP EMIF.
- Klik File➤ Simpan untuk menyimpan pengaturan saat ini ke variasi IP pengguna file ( .aku p).
- Jika Anda mengimplementasikan antarmuka tunggal misalnyaampdesain, konfigurasikan IP EMIF dan klik File➤ Simpan untuk menyimpan pengaturan saat ini ke variasi IP pengguna file ( .aku p).
- Klik Hasilkan Example Design di pojok kanan atas jendela.
- Tentukan direktori untuk desain EMIF example dan klik OK. Generasi sukses dari desain EMIF example membuat yang berikut ini filediatur di bawah direktori qii.
- Klik File ➤ Keluar untuk keluar dari jendela IP Parameter Editor Pro. Sistem akan menampilkan pesan, Perubahan terkini belum dibuat. Buat sekarang? Klik Tidak untuk melanjutkan ke alur berikutnya.
- Untuk membuka mantanampdesain, klik File ➤ Buka Proyek, dan navigasikan ke /ample_name>/qii/ed_synth.qpf dan klik Buka.
Catatan: Untuk informasi tentang kompilasi dan pemrograman desain example, mengacu pada
Mengkompilasi dan Memprogram Intel Agilex EMIF Design Exampsaya.
Gambar 4. Generate Synthesizable Design Example File Struktur
Untuk informasi tentang membangun sistem dengan dua atau lebih antarmuka memori eksternal, lihat Membuat Desain Ekspansiample dengan Beberapa Antarmuka EMIF, dalam Panduan Pengguna IP Intel Agilex FPGA Antarmuka Memori Eksternal. Untuk informasi tentang cara men-debug beberapa antarmuka, rujuk Mengaktifkan Toolkit EMIF dalam Desain yang Ada, dalam Panduan Pengguna IP Intel Agilex FPGA Antarmuka Memori Eksternal.
Catatan: Jika Anda tidak memilih kotak centang Simulasi atau Sintesis, direktori tujuan hanya berisi desain Platform Designer files, yang tidak dapat dikompilasi oleh perangkat lunak Intel Quartus Prime secara langsung, tetapi Anda dapat view atau edit di Platform Designer. Dalam situasi ini Anda dapat menjalankan perintah berikut untuk menghasilkan sintesis dan simulasi file set.
- Untuk membuat proyek yang dapat dikompilasi, Anda harus menjalankan quartus_sh -t make_qii_design.tclscript di direktori tujuan.
- Untuk membuat proyek simulasi, Anda harus menjalankan skrip quartus_sh -t make_sim_design.tcl di direktori tujuan.
Catatan: Jika Anda telah membuat desain example dan kemudian membuat perubahan padanya di editor parameter, Anda harus membuat ulang desain example untuk melihat perubahan yang telah Anda terapkan. Desain yang baru dibuatample tidak menimpa desain yang ada example files.
Menghasilkan Desain EMIF Example untuk Simulasi
Untuk kit pengembangan Intel Agilex, cukup dengan membiarkan sebagian besar pengaturan IP EMIF Intel Agilex pada nilai default. Untuk menghasilkan desain exampUntuk simulasi, ikuti langkah berikut:
- Di Mantanample Designs, pastikan kotak Simulation dicentang. Pilih juga format Simulasi HDL yang diperlukan, baik Verilog atau VHDL.
- Konfigurasikan IP EMIF dan klik File ➤ Simpan untuk menyimpan pengaturan saat ini ke variasi IP pengguna file ( .aku p).
- Klik Hasilkan Example Design di pojok kanan atas jendela.
- Tentukan direktori untuk desain EMIF example dan klik OK. Generasi sukses dari desain EMIF example menciptakan banyak file set untuk berbagai simulator yang didukung, di bawah direktori sim/ed_sim.
- Klik File ➤ Keluar untuk keluar dari jendela IP Parameter Editor Pro. Sistem akan menampilkan pesan, Perubahan terkini belum dibuat. Buat sekarang? Klik Tidak untuk melanjutkan ke alur berikutnya.
Desain Simulasi yang Dihasilkan Example File Struktur
Catatan: Antarmuka Memori Eksternal Intel Agilex FPGA IP saat ini hanya mendukung simulator VCS, ModelSim/QuestaSim, dan Xcelium. Dukungan simulator tambahan direncanakan dalam rilis mendatang.
Catatan: Jika Anda tidak memilih kotak centang Simulasi atau Sintesis, direktori tujuan hanya berisi desain Platform Designer files, yang tidak dapat dikompilasi oleh perangkat lunak Intel Quartus Prime secara langsung, tetapi Anda dapat view atau edit di Platform Designer. Dalam situasi ini Anda dapat menjalankan perintah berikut untuk menghasilkan sintesis dan simulasi file set.
- Untuk membuat proyek yang dapat dikompilasi, Anda harus menjalankan skrip quartus_sh -t make_qii_design.tcl di direktori tujuan.
- Untuk membuat proyek simulasi, Anda harus menjalankan skrip quartus_sh -t make_sim_design.tcl di direktori tujuan.
Catatan: Jika Anda telah membuat desain example dan kemudian membuat perubahan padanya di editor parameter, Anda harus membuat ulang desain example untuk melihat perubahan yang telah Anda terapkan. Desain yang baru dibuatample tidak menimpa desain yang ada example files.
Simulasi Versus Implementasi Perangkat Keras
Untuk simulasi antarmuka memori eksternal, Anda dapat memilih melewatkan kalibrasi atau kalibrasi penuh pada tab Diagnostik selama pembuatan IP.
Model Simulasi EMIF
Tabel ini membandingkan karakteristik model kalibrasi lewati dan kalibrasi penuh.
Tabel 2. Model Simulasi EMIF: Lewati Kalibrasi versus Kalibrasi Penuh
| Lewati Kalibrasi | Kalibrasi Penuh |
| Simulasi tingkat sistem yang berfokus pada logika pengguna. | Simulasi antarmuka memori berfokus pada kalibrasi. |
| Rincian kalibrasi tidak ditangkap. | Menangkap semua stages kalibrasi. |
| Memiliki kemampuan untuk menyimpan dan mengambil data. | Termasuk leveling, per-bit deskew, dll. |
| Mewakili efisiensi yang akurat. | |
| Tidak mempertimbangkan kemiringan papan. | |
Simulasi RTL Versus Implementasi Perangkat Keras
Tabel ini menyoroti perbedaan utama antara simulasi EMIF dan implementasi perangkat keras.
Tabel 3. Simulasi RTL EMIF Versus Implementasi Perangkat Keras
| Simulasi RTL | Implementasi Perangkat Keras |
| Kode inisialisasi dan kalibrasi Nios® dijalankan secara paralel. | Kode inisialisasi dan kalibrasi Nios dijalankan secara berurutan. |
| Antarmuka menegaskan sinyal cal_done secara bersamaan dalam simulasi. | Operasi yang lebih sesuai menentukan urutan kalibrasi, dan antarmuka tidak menyatakan kal_selesai secara bersamaan. |
Anda harus menjalankan simulasi RTL berdasarkan pola lalu lintas untuk aplikasi desain Anda. Perhatikan bahwa simulasi RTL tidak memodelkan penundaan pelacakan PCB yang dapat menyebabkan perbedaan latensi antara simulasi RTL dan implementasi perangkat keras.
Mensimulasikan IP Antarmuka Memori Eksternal Dengan ModelSim
Prosedur ini menunjukkan bagaimana mensimulasikan ex desain EMIFampsaya.
- Luncurkan perangkat lunak Mentor Graphics* ModelSim dan pilih File ➤ Ubah Direktori. Arahkan ke direktori sim/ed_sim/mentor di dalam ex desain yang dihasilkanampfolder file.
- Pastikan jendela Transkrip ditampilkan di bagian bawah layar. Jika jendela Transkrip tidak terlihat, tampilkan dengan mengklik View ➤ Transkrip.
- Di jendela Transkrip, jalankan source msim_setup.tcl.
- Setelah source msim_setup.tcl selesai dijalankan, jalankan ld_debug di jendela Transkrip.
- Setelah ld_debug selesai berjalan, pastikan jendela Objek ditampilkan. Jika jendela Objek tidak terlihat, tampilkan dengan mengklik View ➤ Objek.
- Di jendela Objek, pilih sinyal yang ingin Anda simulasikan dengan mengklik kanan dan memilih Tambahkan Gelombang.
- Setelah Anda selesai memilih sinyal untuk simulasi, jalankan run -all di jendela Transcript. Simulasi akan berjalan hingga selesai.
- Jika simulasi tidak terlihat, klik View ➤ Gelombang.
Penempatan Pin untuk Intel Agilex EMIF IP
Topik ini memberikan panduan untuk penempatan pin.
Lebihview
FPGA Intel Agilex memiliki struktur berikut:
- Setiap perangkat berisi hingga 8 bank I/O.
- Tiap-tiap bank I/O berisi 2 sub-bank I/O.
- Tiap-tiap bank sub-I/O berisi 4 jalur.
- Setiap jalur berisi 12 pin I/O (GPIO) tujuan umum.
Pedoman Pin Umum
Berikut ini adalah panduan pin umum.
Catatan: Untuk informasi pin yang lebih terperinci, rujuk ke bagian Perencanaan Sumber Daya dan Pin IP EMIF Intel Agilex FPGA di bab khusus protokol untuk protokol memori eksternal Anda, dalam Panduan Pengguna IP FPGA Antarmuka Memori Eksternal Intel Agilex.
- Pastikan bahwa pin untuk antarmuka memori eksternal tertentu berada dalam baris I/O yang sama.
- Antarmuka yang menjangkau banyak bank harus memenuhi persyaratan berikut:
- Bank-bank tersebut harus berdekatan satu sama lain. Untuk informasi tentang bank-bank yang berdekatan, rujuk topik Arsitektur EMIF: Bank I/O dalam Panduan Pengguna IP Intel Agilex FPGA Antarmuka Memori Eksternal.
- Semua alamat dan perintah serta pin terkait harus berada dalam satu subbank.
- Alamat, perintah, dan pin data dapat berbagi sub-bank dalam kondisi berikut:
- Pin alamat dan perintah dan data tidak dapat berbagi jalur I/O.
- Hanya jalur I/O yang tidak digunakan di bank alamat dan perintah yang dapat berisi pin data.
Tabel 4. Kendala Pin Umum
| Jenis Sinyal | Kendala |
| strobo data | Semua sinyal milik grup DQ harus berada di jalur I/O yang sama. |
| Data | Pin DQ terkait harus berada di jalur I/O yang sama. Untuk protokol yang tidak mendukung jalur data dua arah, sinyal baca harus dikelompokkan secara terpisah dari sinyal tulis. |
| Alamat dan Komando | Pin Alamat dan Perintah harus berada di lokasi yang telah ditentukan dalam subbank I/O. |
Catatan: Untuk informasi pin yang lebih terperinci, rujuk ke bagian Perencanaan Sumber Daya dan Pin IP EMIF Intel Agilex FPGA di bab khusus protokol untuk protokol memori eksternal Anda, dalam Panduan Pengguna IP FPGA Antarmuka Memori Eksternal Intel Agilex.
- Pastikan bahwa pin untuk antarmuka memori eksternal tertentu berada dalam baris I/O yang sama.
- Antarmuka yang menjangkau banyak bank harus memenuhi persyaratan berikut:
- Bank-bank tersebut harus berdekatan satu sama lain. Untuk informasi tentang bank-bank yang berdekatan, rujuk topik Arsitektur EMIF: Bank I/O dalam Panduan Pengguna IP Intel Agilex FPGA Antarmuka Memori Eksternal.
- Semua alamat dan perintah serta pin terkait harus berada dalam satu subbank.
- Alamat, perintah, dan pin data dapat berbagi sub-bank dalam kondisi berikut:
- Pin alamat dan perintah dan data tidak dapat berbagi jalur I/O.
- Hanya jalur I/O yang tidak digunakan di bank alamat dan perintah yang dapat berisi pin data.
Membuat Desain Example dengan Opsi Konfigurasi TG
Desain EMIF yang dihasilkan example mencakup blok generator lalu lintas (TG). Secara default, desain example menggunakan blok TG sederhana (altera_tg_avl) yang hanya dapat diatur ulang untuk meluncurkan kembali pola lalu lintas yang dikodekan secara keras. Jika perlu, Anda dapat memilih untuk mengaktifkan generator lalu lintas yang dapat dikonfigurasi (TG2). Dalam generator lalu lintas yang dapat dikonfigurasi (TG2) (altera_tg_avl_2), Anda dapat mengonfigurasi pola lalu lintas secara real time melalui register kontrol—yang berarti Anda tidak perlu mengompilasi ulang desain untuk mengubah atau meluncurkan kembali pola lalu lintas. Generator lalu lintas ini menyediakan kontrol yang baik atas jenis lalu lintas yang dikirimnya pada antarmuka kontrol EMIF. Selain itu, generator ini menyediakan register status yang berisi informasi kegagalan terperinci.
Mengaktifkan Generator Lalu Lintas dalam Desain Example
Anda dapat mengaktifkan generator lalu lintas yang dapat dikonfigurasi dari tab Diagnostik di editor parameter EMIF. Untuk mengaktifkan generator lalu lintas yang dapat dikonfigurasi, aktifkan Gunakan generator lalu lintas Avalon yang dapat dikonfigurasi 2.0 pada tab Diagnostik.
Gambar 6.
- Anda dapat memilih untuk menonaktifkan pola lalu lintas defaulttage atau lalu lintas yang dikonfigurasi penggunatage, tapi Anda harus memiliki setidaknya satu stage diaktifkan. Untuk informasi tentang s initages, rujuk Pola Lalu Lintas Default dan Pola Lalu Lintas yang Dikonfigurasi Pengguna dalam Panduan Pengguna Intel Agilex FPGA IP Antarmuka Memori Eksternal.
- Parameter durasi pengujian TG2 hanya berlaku untuk pola lalu lintas default. Anda dapat memilih durasi pengujian pendek, sedang, atau tak terbatas.
- Anda dapat memilih salah satu dari dua nilai untuk parameter Mode Antarmuka Konfigurasi TG2:
- JTAG: Memungkinkan penggunaan GUI di konsol sistem. Untuk informasi lebih lanjut, rujuk ke Antarmuka Konfigurasi Generator Lalu Lintas di Panduan Pengguna IP Intel Agilex FPGA Antarmuka Memori Eksternal.
- Ekspor: Memungkinkan penggunaan logika RTL khusus untuk mengendalikan pola lalu lintas.
Menggunakan Desain Example dengan EMIF Debug Toolkit
Sebelum meluncurkan EMIF Debug Toolkit, pastikan Anda telah mengonfigurasi perangkat Anda dengan program file yang telah mengaktifkan EMIF Debug Toolkit. Untuk meluncurkan EMIF Debug Toolkit, ikuti langkah-langkah berikut:
- Pada perangkat lunak Intel Quartus Prime, buka Konsol Sistem dengan memilih Alat ➤ Alat Debugging Sistem ➤ Konsol Sistem.
- [Lewati langkah ini jika proyek Anda sudah terbuka di perangkat lunak Intel Quartus Prime.] Di Konsol Sistem, muat objek SRAM file (.sof) yang Anda gunakan untuk memprogram papan (sebagaimana dijelaskan dalam Prasyarat untuk Menggunakan EMIF Debug Toolkit, dalam Panduan Pengguna Antarmuka Memori Eksternal Intel Agilex FPGA IP).
- Pilih contoh yang ingin di-debug.
- Pilih EMIF Calibration Debug Toolkit untuk debugging kalibrasi EMIF, seperti yang dijelaskan dalam Membuat Desain Contohampdengan Opsi Debug Kalibrasi. Atau, pilih Toolkit Konfigurasi TG EMIF untuk debugging generator lalu lintas, seperti yang dijelaskan dalam Membuat Contoh Desainample dengan Opsi Konfigurasi TG.
- Klik Buka Toolkit untuk membuka jendela utama view dari EMIF Debug Toolkit.
- Jika ada beberapa contoh EMIF dalam desain terprogram, pilih kolom (jalur ke JTAG master) dan ID antarmuka memori dari instans EMIF untuk mengaktifkan toolkit tersebut.
- Klik Aktifkan Antarmuka untuk mengizinkan toolkit membaca parameter antarmuka dan status kalibrasi.
- Anda harus men-debug satu antarmuka pada satu waktu; oleh karena itu, untuk terhubung ke antarmuka lain dalam desain, Anda harus menonaktifkan antarmuka saat ini terlebih dahulu.
Berikut ini adalah contohnyaampfile laporan dari EMIF Calibration Debug Toolkit dan EMIF TG Configuration Toolkit:, masing-masing.
Catatan: Untuk detail tentang debugging kalibrasi, rujuk pada Debugging dengan External Memory Interface Debug Toolkit, dalam Panduan Pengguna Intel Agilex FPGA IP Antarmuka Memori Eksternal.
Catatan: Untuk detail mengenai debugging generator lalu lintas, rujuk ke Antarmuka Pengguna Konfigurasi Generator Lalu Lintas, dalam Panduan Pengguna Antarmuka Memori Eksternal Intel Agilex FPGA IP.
Desain ExampDeskripsi untuk Antarmuka Memori Eksternal Intel Agilex FPGA IP
Saat Anda membuat parameter dan membuat IP EMIF, Anda dapat menentukan agar sistem membuat direktori untuk simulasi dan sintesis file set, dan menghasilkan file mengatur secara otomatis. Jika Anda memilih Simulasi atau Sintesis di bawah Kelample Desain Fileada di Example Designs, sistem membuat simulasi lengkap file mengatur atau sintesis lengkap file atur, sesuai dengan pilihan Anda.
Desain Sintesis Example
Desain sintesis example berisi blok-blok utama yang ditunjukkan pada gambar di bawah.
- Generator lalu lintas, yang merupakan Avalon®-MM ex yang dapat disintesisample driver yang mengimplementasikan pola pseudo-acak membaca dan menulis ke sejumlah alamat berparameter. Generator lalu lintas juga memantau data yang dibaca dari memori untuk memastikannya cocok dengan data tertulis dan sebaliknya menyatakan kegagalan.
- Contoh antarmuka memori, yang meliputi:
- Pengontrol memori yang memoderasi antara antarmuka Avalon-MM dan antarmuka AFI.
- PHY, yang berfungsi sebagai antarmuka antara pengontrol memori dan perangkat memori eksternal untuk melakukan operasi baca dan tulis.
Gambar 7. Desain Sintesis Example
Catatan: Jika satu atau lebih parameter Mode Berbagi PLL, Mode Berbagi DLL, atau Mode Berbagi OCT ditetapkan ke nilai selain Tanpa Berbagi, desain sintesis akan gagal.ample akan berisi dua instans generator lalu lintas/antarmuka memori. Dua instans generator lalu lintas/antarmuka memori tersebut hanya dihubungkan oleh koneksi PLL/DLL/OCT bersama sebagaimana didefinisikan oleh pengaturan parameter. Instans generator lalu lintas/antarmuka memori menunjukkan bagaimana Anda dapat membuat koneksi tersebut dalam desain Anda sendiri.
Desain Simulasi Kelample
Desain simulasi example berisi blok-blok utama yang ditunjukkan pada gambar berikut.
- Sebuah contoh desain sintesisample. Seperti yang dijelaskan pada bagian sebelumnya, desain sintesisample berisi generator lalu lintas, komponen kalibrasi, dan contoh antarmuka memori. Blok-blok ini menggunakan model simulasi abstrak secara default jika sesuai untuk simulasi cepat.
- Model memori, yang bertindak sebagai model generik yang mematuhi spesifikasi protokol memori. Seringkali, vendor memori menyediakan model simulasi untuk komponen memori khusus mereka yang dapat Anda unduh dari mereka websitus.
- Pemeriksa status, yang memantau sinyal status dari IP antarmuka memori eksternal dan generator lalu lintas, untuk memberi sinyal kondisi lulus atau gagal secara keseluruhan.
Gambar 10. Desain Simulasi Example
Example Desain Tab Antarmuka
Editor parameter menyertakan ExampTab Desain yang memungkinkan Anda untuk membuat parameter dan menghasilkan desain Andaampsedikit.
Antarmuka Memori Eksternal Intel Agilex FPGA IP Design Example Arsip Panduan Pengguna
Versi IP sama dengan versi perangkat lunak Intel Quartus Prime Design Suite hingga v19.1. Mulai dari perangkat lunak Intel Quartus Prime Design Suite versi 19.2 atau yang lebih baru, IP memiliki skema versi IP yang baru. Jika versi inti IP tidak tercantum, panduan pengguna untuk versi inti IP sebelumnya berlaku.
Riwayat Revisi Dokumen untuk Antarmuka Memori Eksternal Intel Agilex FPGA IP Design Example Panduan Pengguna
| Versi Dokumen | Versi Intel Quartus Prime | Versi IP | Perubahan |
| 2021.06.21 | 21.2 | 2.4.2 | Di dalam Desain Example Mulai Cepat bab:
• Menambahkan catatan ke Mengkompilasi dan Memprogram Intel Agilex EMIF Design Example topik. • Mengubah judul Membuat Desain Example dengan Opsi Debug Kalibrasi topik. • Ditambahkan Membuat Desain Example dengan Opsi Konfigurasi TG Dan Mengaktifkan Generator Lalu Lintas dalam Desain Example topik. • Memodifikasi langkah 2, 3, dan 4, memperbarui beberapa gambar, dan menambahkan catatan, di Menggunakan Desain Example dengan EMIF Debug Toolkit topik. |
| 2021.03.29 | 21.1 | 2.4.0 | Di dalam Desain Example Mulai Cepat bab:
• Menambahkan catatan ke Menghasilkan Desain EMIF yang Dapat Disintesis Example Dan Menghasilkan Desain EMIF Example untuk Simulasi topik. • Diperbarui File Diagram struktur dalam Menghasilkan Desain EMIF Example untuk Simulasi topik. |
| 2020.12.14 | 20.4 | 2.3.0 | Di dalam Desain Example Mulai Cepat bab, membuat perubahan berikut:
• Diperbarui Menghasilkan Desain EMIF yang Dapat Disintesis Example topik yang menyertakan desain multi-EMIF. • Memperbarui gambar untuk langkah 3, di Menghasilkan Desain EMIF Example untuk Simulasi topik. |
| 2020.10.05 | 20.3 | 2.3.0 | Di dalam Desain Example Panduan Memulai Cepat bab, membuat perubahan berikut:
• Di dalam Membuat Proyek EMIF, memperbarui gambar pada langkah 6. • Di dalam Menghasilkan Desain EMIF yang Dapat Disintesis Example, memperbarui gambar pada langkah 3. • Di dalam Menghasilkan Desain EMIF Example untuk Simulasi, memperbarui gambar pada langkah 3. • Di dalam Simulasi Versus Implementasi Perangkat Keras, memperbaiki kesalahan ketik kecil pada tabel kedua. • Di dalam Menggunakan Desain Example dengan EMIF Debug Toolkit, memodifikasi langkah 6, menambahkan langkah 7 dan 8. |
| lanjutan… | |||
| Versi Dokumen | Versi Intel Quartus Prime | Versi IP | Perubahan |
| 2020.04.13 | 20.1 | 2.1.0 | • Di Tentang bab, memodifikasi tabel di
Informasi Rilis topik. • Di Desain Example Panduan Memulai Cepat bab: — Langkah 7 yang dimodifikasi dan gambar terkait, di Menghasilkan Desain EMIF yang Dapat Disintesis Example topik. — Telah dimodifikasi Menghasilkan Desain Example dengan Opsi Debug topik. — Telah dimodifikasi Menggunakan Desain Example dengan EMIF Debug Toolkit topik. |
| 2019.12.16 | 19.4 | 2.0.0 | • Di Desain Example Mulai Cepat bab:
— Memperbarui ilustrasi pada langkah 6 Membuat Proyek EMIF topik. — Memperbarui ilustrasi pada langkah 4 Menghasilkan Desain EMIF yang Dapat Disintesis Example topik. — Memperbarui ilustrasi pada langkah 4 Menghasilkan Desain EMIF Example untuk Simulasi topik. — Langkah ke-5 yang dimodifikasi dalam Menghasilkan Desain EMIF Example untuk Simulasi topik. — Telah dimodifikasi Pedoman Pin Umum Dan Bank yang Berdekatan bagian dari Penempatan Pin untuk Intel Agilex EMIF IP topik. |
| 2019.10.18 | 19.3 | • Di Membuat Proyek EMIF topik, memperbarui gambar dengan poin 6.
• Di Menghasilkan dan Mengonfigurasi IP EMIF topik, memperbarui gambar dengan langkah 1. • Pada tabel di Panduan Editor Parameter EMIF Intel Agilex topik, mengubah deskripsi untuk Papan tab. • Di Menghasilkan Desain EMIF yang Dapat Disintesis Example Dan Menghasilkan Desain EMIF Example untuk Simulasi topik, memperbarui gambar pada langkah 3 setiap topik. • Di Menghasilkan Desain EMIF Example untuk Simulasi topik, diperbarui Desain Simulasi yang Dihasilkan Example File Struktur gambar dan memodifikasi catatan mengikuti gambar. • Di Menghasilkan Desain EMIF yang Dapat Disintesis Example topik, menambahkan langkah dan gambar untuk beberapa antarmuka. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • Ditambahkan Tentang Antarmuka Memori Eksternal Intel Agilex FPGA IP bab dan Informasi Rilis.
• Tanggal dan nomor versi yang diperbarui. • Peningkatan kecil pada Desain Sintesis Example angka dalam Desain Sintesis Example topik. |
| 2019.04.02 | 19.1 | • Rilis awal. |
Riwayat Revisi Dokumen untuk Antarmuka Memori Eksternal Intel Agilex FPGA IP Design Example Panduan Pengguna
Dokumen / Sumber Daya
 |
Antarmuka Memori Eksternal Intel UG-20219 Intel Agilex FPGA IP Design Example [Bahasa Indonesia:] Panduan Pengguna Antarmuka Memori Eksternal UG-20219 Intel Agilex FPGA IP Design Example, UG-20219, Antarmuka Memori Eksternal Intel Agilex FPGA IP Design Example, Antarmuka Intel Agilex FPGA Desain IP Example, Desain IP Agilex FPGA Example |
