intel Cyclone 10 Native FloatingPoint DSP FPGA IP
Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP User Guide
Pag-parameter sa Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP
Pumili ng iba't ibang mga parameter upang lumikha ng isang IP core na angkop para sa iyong disenyo.
- Sa Intel® Quartus® Prime Pro Edition, gumawa ng bagong proyekto na nagta-target ng Intel Cyclone® 10 GX device.
- Sa IP Catalog, mag-click sa Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
Magbubukas ang Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP parameter editor. - Sa dialog box ng Bagong Variation ng IP, magpasok ng Pangalan ng Entity at i-click ang OK.
- Sa ilalim ng Mga Parameter, piliin ang DSP Template at ang View gusto mo para sa iyong IP core
- Sa DSP Block View, i-toggle ang orasan o i-reset ang bawat wastong rehistro.
- Para sa Multiply Add o Vector Mode 1, mag-click sa Chain In multiplexer sa GUI upang pumili ng input mula sa chainin port o Ax port.
- I-click ang simbolo ng Adder sa GUI upang pumili ng karagdagan o pagbabawas.
- Mag-click sa Chain Out multiplexer sa GUI para paganahin ang chainout port.
- I-click ang Bumuo ng HDL.
- I-click ang Tapos na.
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Parameter
Talahanayan 1. Mga Parameter
| Parameter | Halaga | Default na Halaga | Paglalarawan |
| Template ng DSP | Paramihin Idagdag
Multiply Add Multiply Accumulate Vector Mode 1 Vector Mode 2 |
Paramihin | Piliin ang gustong operational mode para sa DSP block.
Ang napiling operasyon ay makikita sa DSP Block View. |
| View | Register Enable Register Clears | Register Enables | Mga opsyon para piliin ang clocking scheme o reset scheme para sa mga register view. Ang napiling operasyon ay makikita sa DSP Block View. |
| nagpatuloy... | |||
| Parameter | Halaga | Default na Halaga | Paglalarawan |
| Pumili Register Enables para sa DSP Block View upang ipakita ang mga registers clocking scheme. Maaari mong baguhin ang mga orasan para sa bawat isa sa mga rehistro dito view.
Pumili Register Clears para sa DSP Block View upang ipakita ang scheme ng pag-reset ng mga register. Buksan Gumamit ng Single Clear upang baguhin ang scheme ng pag-reset ng mga rehistro. |
|||
| Gumamit ng Single Clear | Naka-on o naka-off | Naka-off | I-on ang parameter na ito kung gusto mong i-reset ng isang solong pag-reset ang lahat ng mga rehistro sa DSP block. I-off ang parameter na ito para gumamit ng iba't ibang reset port para i-reset ang mga register.
I-on para sa malinaw na 0 sa output register; patayin para sa clear 1 sa output register. Malinaw 0 para sa mga input register ay gumagamit ng aclr[0] hudyat. Malinaw 1 para sa paggamit ng mga rehistro ng output at pipeline aclr[1] signal. Ang lahat ng input register ay gumagamit ng aclr[0] reset signal. Ang lahat ng output at pipeline register ay gumagamit ng aclr[1] reset signal. |
| DSP View I-block. | |||
| Chain In Multiplexer (14) | Payagan hindi payagan | Huwag paganahin | Mag-click sa multiplexer upang paganahin ang chainin
daungan. |
| Chain Out Multiplexer (12) | Huwag paganahin ang Paganahin | Huwag paganahin | Mag-click sa multiplexer upang paganahin ang chainout
daungan. |
| Adder (13) | +
– |
+ | Mag-click sa Adder simbolo upang piliin ang mode ng karagdagan o pagbabawas. |
| Magrehistro ng Orasan
• ax_clock (2) • ay_clock (3) • az_clock (4) • mult_pipeline_clock k(5) • ax_chainin_pl_cloc k (7) • adder_input_clock (9) • adder_input_2_clo ck (10) • output_clock (11) • accumulate_clock (1) • accum_pipeline_cl ock (6) • accum_adder_clock k (8) |
wala 0 orasan
1 orasan 2 orasan |
0 orasan | Upang i-bypass ang anumang rehistro, i-toggle ang orasan ng rehistro sa wala.
I-toggle ang rehistradong orasan sa: • 0 orasan upang gamitin ang signal ng clk[0] bilang pinagmulan ng orasan • 1 orasan upang gamitin ang signal ng clk[1] bilang pinagmulan ng orasan • 2 orasan upang gamitin ang signal ng clk[2] bilang pinagmulan ng orasan Mababago mo lang ang mga setting na ito kapag pinili mo Register Enables in View parameter. |
Larawan 1. DSP Block View
Talahanayan 2. Mga Template ng DSP
| Mga Template ng DSP | Paglalarawan |
| Paramihin | Nagsasagawa ng solong precision multiplication operation at inilalapat ang sumusunod na equation:
• Labas = Ay * Az |
| Idagdag | Nagsasagawa ng solong katumpakan na pagdaragdag o pagpapatakbo ng pagbabawas at inilalapat ang mga sumusunod na equation:.
• Out = Ay + Ax • Out = Ay – Ax |
| Multiply Add | Ang mode na ito ay nagsasagawa ng solong precision multiplication, na sinusundan ng mga pagpapatakbo ng karagdagan o pagbabawas at inilalapat ang mga sumusunod na equation.
• Out = (Ay * Az) – chainin • Out = (Ay * Az) + chainin • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax |
| Multiply Accumulate | Nagsasagawa ng floating-point multiplication na sinusundan ng floating-point na karagdagan o pagbabawas sa nakaraang resulta ng multiplication at inilalapat ang mga sumusunod na equation:
• Out(t) = [Ay(t) * Az(t)] – Out (t-1) kapag naipon ang signal ay hinihimok ng mataas. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) kapag ang accumulate port ay hinihimok nang mataas. • Out(t) = Ay(t) * Az(t) kapag ang accumulate port ay hinihimok nang mababa. |
| Vector Mode 1 | Nagsasagawa ng floating-point multiplication na sinusundan ng floating-point na karagdagan o pagbabawas gamit ang chainin input mula sa nakaraang variable DSP block at inilalapat ang mga sumusunod na equation:. |
| nagpatuloy... | |
| Mga Template ng DSP | Paglalarawan |
| • Out = (Ay * Az) – chainin
• Out = (Ay * Az) + chainin • Out = (Ay * Az) , chainout = Ax |
|
| Vector Mode 2 | Nagsasagawa ng floating-point multiplication kung saan ang IP core ay nagpapakain ng resulta ng multiplikasyon ay direkta sa chainout. Pagkatapos, idinaragdag o ibinabawas ng IP core ang chainin input mula sa dating variable na DSP block mula sa input Ax bilang resulta ng output.
Inilalapat ng mode na ito ang mga sumusunod na equation: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az |
Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signals
Figure 2. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Signals
Ipinapakita ng figure ang input at output signal ng IP core.
Talahanayan 3. Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Input Signals
| Pangalan ng Signal | Uri | Lapad | Default | Paglalarawan |
| palakol[31:0] | Input | 32 | Mababa | Mag-input ng data bus sa multiplier. Magagamit sa:
• Magdagdag ng mode • Multiply-Add mode na walang chainin at chainout na feature • Vector Mode 1 • Vector Mode 2 |
| ay[31:0] | Input | 32 | Mababa | Mag-input ng data bus sa multiplier.
Magagamit sa lahat ng floating-point operational mode. |
| az[31:0] | Input | 32 | Mababa | Mag-input ng data bus sa multiplier. Magagamit sa:
• Paramihin • Multiply Add • Multiply Accumulate • Vector Mode 1 • Vector Mode 2 |
| chainin[31:0] | Input | 32 | Mababa | Ikonekta ang mga signal na ito sa mga signal ng chainout mula sa naunang floating-point na DSP IP core. |
| clk[2:0] | Input | 3 | Mababa | Mag-input ng mga signal ng orasan para sa lahat ng mga rehistro.
Available lang ang mga signal ng orasan na ito kung nakatakda ang alinman sa mga input register, pipeline register, o output register Orasan0 or Orasan1 or Orasan2. |
| ena[2:0] | Input | 3 | Mataas | Paganahin ang orasan para sa clk[2:0]. Ang mga signal na ito ay aktibo-Mataas.
• ang ena[0] ay para sa Orasan0 • ang ena[1] ay para sa Orasan1 • ang ena[2] ay para sa Orasan2 |
| aclr[1:0] | Input | 2 | Mababa | Asynchronous malinaw na input signal para sa lahat ng mga rehistro. Ang mga signal na ito ay aktibo-mataas.
Gamitin aclr[0] para sa lahat ng mga rehistro ng input at paggamit aclr[1] para sa lahat ng pipeline at output registers. |
| makaipon | Input | 1 | Mababa | Mag-input ng signal para paganahin o huwag paganahin ang feature ng accumulator.
• Igiit ang senyas na ito upang paganahin ang feedback sa output ng adder. • I-de-assert ang signal na ito upang hindi paganahin ang mekanismo ng feedback. Maaari mong igiit o i-de-assert ang signal na ito habang tumatakbo. Available sa Multiply Accumulate mode. |
| chainout[31:0] | Output | 32 | — | Ikonekta ang mga signal na ito sa mga signal ng chainin ng susunod na floating-point na DSP IP core. |
| resulta[31:0] | Output | 32 | — | Output data bus mula sa IP core. |
Kasaysayan ng Pagbabago ng Dokumento
Mga pagbabago sa Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP User Guide
| Petsa | Bersyon | Mga pagbabago |
| Nobyembre 2017 | 2017.11.06 | Paunang paglabas. |
Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
Mga Dokumento / Mga Mapagkukunan
 |
intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdf] Gabay sa Gumagamit Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP |
