FPGA IP
Design Example Ghidul utilizatorului
F-Tile 25G Ethernet Intel®
Actualizat pentru Intel® Quartus®
Prime Design Suite: 22.3
Versiunea IP: 1.0.0

Ghid de pornire rapidă

F-tile 25G Ethernet Intel FPGA IP pentru dispozitivele Intel Agilex™ oferă capacitatea de a genera design ex.ampfișiere pentru configurațiile selectate.
Figura 1. Proiectare Example Utilizare

Structura directorului

Figura 2. 25G Ethernet Intel FPGA IP Design Example Structura directorului

• Simularea files (bancul de testare doar pentru simulare) sunt situate înample_dir>/example_testbench.
• Designul numai pentru compilare, example este situat înample_dir>/ compilation_test_design.
• Configurarea hardware și testarea files (designul example în hardware) sunt situate înample_dir>/hardware_test_design.

Tabelul 1. Director și File Descrieri

File Nume	Descriere
eth_ex_25g.qpf	Proiectul Intel Quartus® Prime file.
eth_ex_25g.qsf	Setările proiectului Intel Quartus Prime file.
eth_ex_25g.sdc	Constrângeri de proiectare Synopsys file. Puteți copia și modifica acest lucru file pentru propriul design de bază Intel FPGA IP de 25 GbE.
eth_ex_25g.v	Design Verilog HDL de nivel superior, example file. Designul cu un singur canal folosește Verilog file.
comun/	Design hardware example suport files.
hwtest/main.tcl	Principal file pentru accesarea Consolei de sistem.

Generarea designului Example

Figura 4. Exampfila Design din F-tile 25G Ethernet Intel FPGA IP Parameter Editor

Urmați acești pași pentru a genera designul hardware de example și testbench:

1. În Intel Quartus Prime Pro Edition, faceți clic File ➤ Expert nou proiect pentru a crea un nou proiect Quartus Prime sau File ➤ Deschide Proiect pentru a deschide un proiect Quartus Prime existent. Expertul vă solicită să specificați un dispozitiv.
2. În Catalogul IP, localizați și selectați 25G Ethernet Intel FPGA IP pentru Agilex. Apare fereastra New IP Variation.
3. Specificați un nume de nivel superior pentru variația IP și faceți clic pe OK. Editorul de parametri adaugă codul .ip de nivel superior file la proiectul curent automat. Dacă vi se solicită să adăugați manual fișierul .ip file la proiect, faceți clic pe Proiect ➤ Adăugare/Eliminare Files în Project pentru a adăuga file.
4. În software-ul Intel Quartus Prime Pro Edition, trebuie să selectați un anumit dispozitiv Intel Agilex în câmpul Dispozitiv sau să păstrați dispozitivul implicit pe care îl propune software-ul Intel Quartus Prime.
   Nota: Designul hardware example suprascrie selecția cu dispozitivul de pe placa țintă. Specificați placa țintă din meniul de design exampopțiunile din Exampfila Design.
5. Faceți clic pe OK. Apare editorul de parametri.
6. În fila IP, specificați parametrii pentru variația de bază IP.
7. Pe Exampfila Design, de example Design Files, selectați opțiunea Simulare pentru a genera bancul de testare și selectați opțiunea Sinteză pentru a genera designul hardware example. Doar Verilog HDL filesunt generate.
   Nota: Nu este disponibil un nucleu IP VHDL funcțional. Specificați numai Verilog HDL, pentru designul de bază IP, de example.
8. Pentru Target Development Kit, selectați Agilex I-series Transceiver-SoC Dev Kit
9. Faceți clic pe Generare Exampbutonul Design. Selectați ExampApare fereastra Design Directory.
10. Dacă doriți să modificați designul exampcalea directorului fișierului sau numele din valorile implicite afișate (alt_e25_f_0_example_design), navigați la noua cale și introduceți noul design, exampnumele directorului fișierelor (ample_dir>).
11. Faceți clic pe OK.

1.2.1. Design Example Parametri
Tabelul 2. Parametrii din Example Design Tab

Parametru	Descriere
Example Design	Disponibil exampdesign-uri pentru setările parametrilor IP. Doar un singur canal exampDesignul fișierului este acceptat pentru acest IP.
Example Design Files	The files pentru a genera pentru diferite faze de dezvoltare. • Simulare—generează necesarul files pentru simularea exampproiecta. • Sinteză—generează sinteza files. Folosește acestea files pentru a compila designul în software-ul Intel Quartus Prime Pro Edition pentru testarea hardware-ului și pentru a efectua o analiză statică a temporizării.
Genera File Format	Formatul RTL files pentru simulare—Verilog.
Selectați Board	Hardware suportat pentru implementarea proiectării. Când selectați o placă de dezvoltare Intel FPGA, utilizați dispozitivul AGIB027R31B1E2VRO ca dispozitiv țintă pentru proiectare example generatie. Agilex I-series Transceiver-SoC Dev Kit: Această opțiune vă permite să testați designul de examppe kitul de dezvoltare IP Intel FPGA selectat. Această opțiune selectează automat dispozitivul țintă al lui AGIB027R31B1E2VRO. Dacă versiunea plăcii dvs. are o calitate diferită a dispozitivului, puteți schimba dispozitivul țintă. Nici unul: Această opțiune exclude aspectele hardware pentru design, example.

1.3. Generare Tile Files

Generarea Suport-Logic este o etapă de pre-sinteză folosită pentru a genera tile-relative fileeste necesar pentru simulare și proiectare hardware. Generarea plăcilor este necesară pentru toți
Simulări de proiectare bazate pe plăci F. Trebuie să finalizați acest pas înainte de simulare.

1. La promptul de comandă, navigați la folderul compilation_test_design din fostul dvsample design: cd /compilation_test_design.
2. Rulați următoarea comandă: quartus_tlg alt_eth_25g

1.4. Simularea F-tile 25G Ethernet Intel FPGA IP Design 
Example Testbench
Puteți compila și simula designul rulând un script de simulare din promptul de comandă.

1. La promptul de comandă, schimbați directorul de lucru care simulează testbench: cdample_dir>/ex_25g/sim.
2. Rulați simularea de configurare IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabelul 3. Pași pentru simularea bancului de testare

Simulator	Instrucţiuni
VCS*	În linia de comandă, tastați sh run_vcs.sh
QuestaSim*	În linia de comandă, tastați vsim -do run_vsim.do -logfile vsim.log Dacă preferați să simulați fără a afișa GUI QuestaSim, tastați vsim -c -do run_vsim.do -logfile vsim.log
Cadenta -Xcelium*	În linia de comandă, tastați sh run_xcelium.sh

O simulare reușită se încheie cu următorul mesaj:
Simulare a trecut. sau Testbench complet.
După finalizarea cu succes, puteți analiza rezultatele.
1.5. Compilarea și configurarea designului Example în Hardware
Editorul de parametri de bază 25G Ethernet Intel FPGA IP vă permite să compilați și să configurați designul de example pe un kit de dezvoltare țintă.

Pentru a compila și configura un design examppe hardware, urmați acești pași:

1. Lansați software-ul Intel Quartus Prime Pro Edition și selectați Procesare ➤ Porniți compilarea pentru a compila designul.
2. După ce generați un obiect SRAM file .sof, urmați acești pași pentru a programa designul hardware examppe dispozitivul Intel Agilex:
   o. În meniul Instrumente, faceți clic pe Programator.
   b. În Programator, faceți clic pe Configurare hardware.
   c. Selectați un dispozitiv de programare.
   d. Selectați și adăugați placa Intel Agilex la sesiunea dvs. Intel Quartus Prime Pro Edition.
   e. Asigurați-vă că Modul este setat la JTAG.
   f. Selectați dispozitivul Intel Agilex și faceți clic pe Adăugare dispozitiv. Se afișează Programatorul
   o diagramă bloc a conexiunilor dintre dispozitivele de pe placa dumneavoastră.
   g. În rândul cu .sof-ul dvs., bifați caseta pentru .sof.
   h. Bifați caseta din coloana Program/Configurare.
   i. Faceți clic pe Start.

1.6. Testarea F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
După ce ați compilat designul central F-tile 25G Ethernet Intel FPGA IP de exampși configurați-l pe dispozitivul dvs. Intel Agilex, puteți utiliza Consola de sistem pentru a programa nucleul IP.
Pentru a porni consola de sistem și a testa designul hardware de example, urmați acești pași:

1. În software-ul Intel Quartus Prime Pro Edition, selectați Instrumente ➤ Sistem
   Instrumente de depanare ➤ Consola de sistem pentru a lansa consola de sistem.
2. În panoul Tcl Console, tastați cd hwtest pentru a schimba directorul în / hardware_test_design/hwtest.
3. Tastați source main.tcl pentru a deschide o conexiune la JTAG maestru.

Urmați procedura de testare din secțiunea Testare hardware a proiectului de exampși observați rezultatele testului în Consola de sistem.

F-tile 25G Ethernet Design Exampfișier pentru dispozitive Intel Agilex

Designul F-tile 25G Ethernet de example demonstrează o soluție Ethernet pentru dispozitivele Intel Agilex care utilizează nucleul IP Intel FPGA 25G Ethernet.
Generați designul example din Example Fila Design a editorului de parametri IP 25G Ethernet Intel FPGA. De asemenea, puteți alege să generați designul cu sau fără
caracteristica Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Caracteristici

• Suportă un singur canal Ethernet care operează la 25G.
• Generează design example cu caracteristica RS-FEC.
• Oferă banc de testare și script de simulare.
• Instanțiază Referința F-Tile și ceasurile PLL de sistem Intel FPGA IP pe baza configurației IP.

2.2. Cerințe hardware și software
Intel folosește următorul hardware și software pentru a testa designul, de exampfișier într-un sistem Linux:

• Software Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS și simulatorul Cadence Xcelium.
• Kit de dezvoltare Intel Agilex I-series Transceiver-SoC (AGIB027R31B1E2VRO) pentru testarea hardware-ului.

2.3. Descrierea funcțională
Designul F-tile 25G Ethernet de exampfișierul este format din varianta de bază MAC+PCS+PMA. Următoarele diagrame bloc arată componentele de proiectare și semnalele de nivel superior ale variantei de bază MAC+PCS+PMA în designul F-tile 25G Ethernet example.
Figura 5. Diagrama bloc—F-tile 25G Ethernet Design Example (MAC+PCS+PMA Core Variant)

2.3.1. Componente de proiectare
Tabelul 4. Componente de proiectare

Componentă	Descriere
F-tile 25G Ethernet Intel FPGA IP	Constă din MAC, PCS și transceiver PHY, cu următoarea configurație: • Varianta de bază: MAC+PCS+PMA • Activați controlul fluxului: Opțional • Activați generarea erorilor de legătură: Opțional • Activați trecerea preambulului: Opțional • Activați colectarea de statistici: Opțional • Activați contoarele de statistici MAC: Opțional • Frecvența ceasului de referință: 156.25 Pentru design exampcu caracteristica RS-FEC, este configurat următorul parametru suplimentar: • Activați RS-FEC: Opțional
Referință F-Tile și ceasuri PLL de sistem Intel FPGA IP	Setările editorului de parametri F-Tile Reference și System PLL Clocks Intel FPGA IP se aliniază cu cerințele F-tile 25G Ethernet Intel FPGA IP. Dacă generați designul example folosind Generați example Design butonul din editorul de parametri IP, IP-ul instanțiază automat. Dacă vă creați propriul design example, trebuie să instanțiați manual acest IP și să conectați toate porturile I/O. Pentru informații despre acest IP, consultați F-Tile Architecture și Ghidul utilizatorului PMA și FEC Direct PHY IP.
Logica clientului	Constă din: • Generator de trafic, care generează pachete în rafală către nucleul IP 25G Ethernet Intel FPGA pentru transmisie. • Monitorizare trafic, care monitorizează pachetele în rafală care provin din nucleul IP 25G Ethernet Intel FPGA.
Sursă și Sondă	Semnale sursă și sondă, inclusiv semnalul de intrare pentru resetarea sistemului, pe care îl puteți utiliza pentru depanare.

Informații conexe
F-Tile Architecture și Ghidul utilizatorului PMA și FEC Direct PHY IP

Simulare

Bancul de testare trimite trafic prin nucleul IP, exersând partea de transmisie și partea de recepție a nucleului IP.
2.4.1. Banc de testare
Figura 6. Diagrama bloc a F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

Tabelul 5. Componentele bancului de testare

Componentă	Descriere
Dispozitiv în curs de testare (DUT)	Nucleul 25G Ethernet Intel FPGA IP.
Generator de pachete Ethernet și Monitor de pachete	• Generatorul de pachete generează cadre și transmite către DUT. • Packet Monitor monitorizează căile de date TX și RX și afișează cadrele în consola simulatorului.
Referință F-Tile și ceasuri PLL de sistem Intel FPGA IP	Generează ceasuri de referință PLL pentru transceiver și sistem.

2.4.2. Proiectare de simulare Example Componentele
Tabelul 6. Design F-tile 25G Ethernet Example Testbench File Descrieri

File Nume	Descriere
Banc de testare și simulare Files
basic_avl_tb_top.v	Banc de testare de nivel superior file. Bancul de testare instanțează DUT, efectuează configurația mapată cu memorie Avalon® pe componentele de proiectare și logica clientului și trimite și primește pachete către sau de la IP-ul FPGA Intel 25G Ethernet.
Scripturi Testbench
a continuat…

File Nume	Descriere
run_vsim.do	Scriptul ModelSim pentru a rula testbench.
run_vcs.sh	Scriptul Synopsys VCS pentru a rula testbench.
run_xcelium.sh	Scriptul Cadence Xcelium pentru a rula testbench.

2.4.3. Caz de testare
Cazul de testare de simulare efectuează următoarele acțiuni:

1. Instanțiază F-tile 25G Ethernet Intel FPGA IP și F-Tile Reference și System PLL Clocks Intel FPGA IP.
2. Așteaptă ca ceasul RX și semnalul de stare PHY să se stabilească.
3. Imprimă starea PHY.
4. Trimite și primește 10 date valide.
5. Analizează rezultatele. Bancul de testare cu succes afișează „Testbench complete.”.

Următorul sampIeșirea fișierului ilustrează o rulare reușită a testului de simulare:

Compilare

Urmați procedura din Compilarea și configurarea Design Exampfișier în Hardware pentru a compila și configura designul exampchiul în hardware-ul selectat.
Puteți estima utilizarea resurselor și Fmax utilizând proiectarea numai pentru compilare, de example. Vă puteți compila designul folosind comanda Start Compilation de pe
Meniul de procesare din software-ul Intel Quartus Prime Pro Edition. O compilare reușită generează rezumatul raportului de compilare.
Pentru mai multe informații, consultați Compilarea designului din Ghidul utilizatorului Intel Quartus Prime Pro Edition.
Informații conexe

• Compilarea și configurarea designului Exampîn Hardware la pagina 7
• Compilare de design în Ghidul utilizatorului Intel Quartus Prime Edition Edition

2.6. Testare hardware
În designul hardware example, puteți programa miezul IP în modul serial intern de buclă inversă și puteți genera trafic pe partea de transmisie care circulă înapoi prin partea de recepție.
Urmați procedura de la linkul de informații aferente furnizat pentru a testa designul, exampchiul în hardware-ul selectat.
Informații conexe
Testarea F-tile 25G Ethernet Intel FPGA IP Hardware Design Exampla pagina 8
2.6.1. Procedura de testare
Urmați acești pași pentru a testa designul de exampchiul din hardware:

1. Înainte de a rula testarea hardware pentru acest design, example, trebuie să resetați sistemul:
   o. Faceți clic pe Instrumente ➤ Instrumentul Editor surse și sonde în sistem pentru sursa implicită și GUI pentru sonde.
   b. Comutați semnalul de resetare a sistemului (Sursa[3:0]) de la 7 la 8 pentru a aplica resetările și readuceți semnalul de resetare a sistemului la 7 pentru a elibera sistemul din starea de resetare.
   c. Monitorizați semnalele sondei și asigurați-vă că starea este validă.
2. În consola de sistem, navigați la folderul hwtest și rulați comanda: source main.tcl pentru a selecta un JTAG maestru. În mod implicit, primul JTAG maestru pe JTAG este selectat lanțul. Pentru a selecta JTAG master pentru dispozitivele Intel Agilex, rulați această comandă: set_jtag <number of appropriate JTAG maestru>. Example: set_jtag 1.
3. Rulați următoarele comenzi în consola de sistem pentru a porni testul de loopback serial:

Tabelul 7. Parametrii comenzii

Parametru	Descriere	Example Utilizare
chkphy_status	Afișează frecvențele de ceas și starea blocării PHY.	% chkphy_status 0 # Verificați starea linkului 0
chkmac_stats	Afișează valorile în contoarele de statistici MAC.	% chkmac_stats 0 # Verifică contorul de statistici mac al link-ului 0
clear_all_stats	Șterge contoarele de statistici de bază IP.	% clear_all_stats 0 # Șterge contorul de statistici de pe linkul 0
start_gen	Pornește generatorul de pachete.	% start_gen 0 # Începeți generarea pachetelor pe legătura 0
stop_gen	Oprește generatorul de pachete.	% stop_gen 0 # Opriți generarea pachetelor pe legătura 0
loop_on	Activează loopback serial intern.	% loop_on 0 # Activați loopback-ul intern pe legătura 0
loop_off	Dezactivează loopback-ul serial intern.	% loop_off 0 # Dezactivează loopback-ul intern pe legătura 0
reg_read	Returnează valoarea registrului de bază IP la .	% reg_read 0x402 # Citiți registrul IP CSR la adresa 402 a link-ului 0
reg_write	Scrie la registrul de bază IP la adresa .	% reg_write 0x401 0x1 # Scrieți 0x1 în registrul de zero IP CSR la adresa 401 a link-ului 0

o. Tastați loop_on pentru a activa modul serial intern loopback.
b. Tastați chkphy_status pentru a verifica starea PHY. Starea TXCLK, RXCLK și RX ar trebui să aibă aceleași valori afișate mai jos pentru o legătură stabilă:

c. Introduceți clear_all_stats pentru a șterge registrele de statistici TX și RX.
d. Tastați start_gen pentru a începe generarea pachetelor.
e. Tastați stop_gen pentru a opri generarea de pachete.
f. Tastați chkmac_stats pentru a citi contoarele de statistici TX și RX. Asigurați-vă că:
i. Cadrele de pachet transmise se potrivesc cu cadrele de pachete primite.
ii. Nu sunt primite cadre de eroare.
g. Tastați loop_off pentru a dezactiva loopback-ul serial intern.
Figura 7. Sample Test Output—Contoare de statistici TX și RX

Istoricul revizuirilor documentului pentru F-tile 25G Ethernet FPGA IP Design Example Ghidul utilizatorului

Versiunea documentului	Versiunea Intel Quartus Prime	Versiunea IP	Schimbări
2022.10.14	22.3	1.0.0	Lansare inițială.

Intel Corporation. Toate drepturile rezervate. Intel, sigla Intel și alte mărci Intel sunt mărci comerciale ale Intel Corporation sau ale subsidiarelor sale. Intel garantează performanța produselor sale FPGA și semiconductoare conform specificațiilor actuale, în conformitate cu garanția standard Intel, dar își rezervă dreptul de a face modificări oricăror produse și servicii în orice moment, fără notificare. Intel nu își asumă nicio responsabilitate sau răspundere care decurge din aplicarea sau utilizarea oricăror informații, produse sau servicii descrise aici, cu excepția cazului în care Intel a convenit în mod expres în scris. Clienții Intel sunt sfătuiți să obțină cea mai recentă versiune a specificațiilor dispozitivului înainte de a se baza pe orice informații publicate și înainte de a plasa comenzi pentru produse sau servicii. *Alte nume și mărci pot fi revendicate ca fiind proprietatea altora.
ISO
9001:2015
Înregistrat

Versiunea online
Trimiteți feedback
ID: 750200
Versiune: 2022.10.14

Documente/Resurse

Intel F-Tile 25G Ethernet FPGA IP Design Example [pdfGhid de utilizare F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Referințe

• Manual de utilizare