Intel Cyclone 10 Native FloatingPoint DSP FPGA IP

Ghid de utilizare Intel® Cyclone® 10 GX DSP nativ cu virgulă flotantă Intel® FPGA IP

Parametrizarea Intel® Cyclone® 10 GX Native Floating-Point DSP Intel® FPGA IP

Selectați diferiți parametri pentru a crea un nucleu IP potrivit pentru designul dvs.

1. În Intel® Quartus® Prime Pro Edition, creați un nou proiect care vizează un dispozitiv Intel Cyclone® 10 GX.
2. În Catalog IP, faceți clic pe Library ➤ DSP ➤ Primitive DSP ➤ Intel Cyclone 10 GX Native Floating Point DSP.
   Se deschide editorul de parametri Intel Cyclone 10 GX Native Floating-Point DSP IP Core IP.
3. În caseta de dialog New IP Variation, introduceți un nume de entitate și faceți clic pe OK.
4. Sub Parametri, selectați șablonul DSP și View pe care doriți pentru nucleul dvs. de IP
5. În blocul DSP View, comutați ceasul sau resetați fiecare registru valid.
6. Pentru Multiply Add sau Vector Mode 1, faceți clic pe Chain In multiplexor din GUI pentru a selecta intrarea din portul de lanț sau portul Axe.
7. Faceți clic pe simbolul Adder din GUI pentru a selecta adunare sau scădere.
8. Faceți clic pe multiplexorul Chain Out din GUI pentru a activa portul Chainout.
9. Faceți clic pe Generare HDL.
10. Faceți clic pe Terminare.

Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP Parametri
Tabelul 1. Parametri

Parametru	Valoare	Valoare implicită	Descriere
Șablon DSP	Multiplica Adăuga Înmulțire Adăugați Înmulțire Acumulare Vector Mod 1 Modul Vector 2	Multiplica	Selectați modul de funcționare dorit pentru blocul DSP. Operația selectată este reflectată în Bloc DSP View.
View	Register Activează Ștergerea înregistrării	Înregistrare Activează	Opțiuni pentru a selecta schema de sincronizare sau schema de resetare pentru registre view. Operația selectată este reflectată în Bloc DSP View.
a continuat…

Parametru	Valoare	Valoare implicită	Descriere
			Selecta Înregistrare Activează pentru Bloc DSP View pentru a afișa schema de sincronizare a registrelor. Puteți schimba ceasurile pentru fiecare dintre registrele din aceasta view. Selecta Șterge înregistrări pentru Bloc DSP View pentru a afișa schema de resetare a registrelor. Porniți Utilizați Clear Clear pentru a modifica schema de resetare a registrelor.
Utilizați Clear Clear	Pornit sau oprit	Oprit	Activați acest parametru dacă doriți o singură resetare pentru a reseta toate registrele din blocul DSP. Dezactivați acest parametru pentru a utiliza diferite porturi de resetare pentru a reseta registrele. Porniți pentru ștergerea 0 pe registrul de ieșire; opriți pentru ștergerea 1 pe registrul de ieșire. Clar 0 pentru registrele de intrare folosește aclr[0] semnal. Clar 1 pentru utilizări ale registrelor de ieșire și conducte semnal aclr[1]. Toate registrele de intrare folosesc semnalul de resetare aclr[0]. Toate registrele de ieșire și conducte folosesc semnalul de resetare aclr[1].
DSP View Bloc.
Multiplexor cu lanț (14)	Permite dezactivarea	Dezactivați	Faceți clic pe multiplexor pentru a activa înlănțuirea port.
Multiplexor Chain Out (12)	Dezactivați Enable	Dezactivați	Faceți clic pe multiplexor pentru a activa chainout port.
Adder (13)	+ –	+	Faceți clic pe Sumator simbol pentru a selecta modul de adunare sau scădere.
Înregistrați ceasul • ax_clock (2) • ay_clock (3) • az_clock (4) • mult_pipeline_clock k(5) • ax_chainin_pl_clock k (7) • ceas de intrare_adăugător (9) • adder_input_2_clo ck (10) • ceas_ieșire (11) • acumulare_clock (1) • accum_pipeline_cl ock (6) • accum_adder_clock k (8)	Nici unul Ceasul 0 Ceasul 1 Ceasul 2	Ceasul 0	Pentru a ocoli orice registru, comutați ceasul registrului la Nici unul. Comutați ceasul de înregistrare la: •    Ceasul 0 pentru a utiliza semnalul clk[0] ca sursă de ceas •    Ceasul 1 pentru a utiliza semnalul clk[1] ca sursă de ceas •    Ceasul 2 pentru a utiliza semnalul clk[2] ca sursă de ceas Puteți modifica aceste setări numai atunci când selectați Înregistrare Activează in View parametru.

Figura 1. Bloc DSP View

Tabelul 2. Șabloane DSP

Șabloane DSP	Descriere
Multiplica	Efectuează operația de înmulțire cu o singură precizie și aplică următoarea ecuație: • Out = Ay * Az
Adăuga	Efectuează operația de adunare sau scădere cu o singură precizie și aplică următoarele ecuații:. • Out = Ay + Ax • Out = Ay – Ax
Înmulțiți Adăugați	Acest mod efectuează înmulțirea cu o singură precizie, urmată de operații de adunare sau scădere și aplică următoarele ecuații. • Out = (Ay * Az) – chainin • Out = (Ay * Az) + chainin • Out = (Ay * Az) – Ax • Out = (Ay * Az) + Ax
Înmulțiți Acumulați	Efectuează înmulțirea în virgulă mobilă urmată de adunare sau scădere în virgulă mobilă cu rezultatul înmulțirii anterioare și aplică următoarele ecuații: • Out(t) = [Ay(t) * Az(t)] – Out (t-1) când se acumulează semnalul este ridicat. • Out(t) = [Ay(t) * Az(t)] + Out (t-1) atunci când portul de acumulare este condus înalt. • Out(t) = Ay(t) * Az(t) când portul de acumulare este redus.
Modul Vector 1	Efectuează înmulțirea în virgulă mobilă urmată de adunarea sau scăderea în virgulă mobilă cu intrarea în lanț din blocul DSP variabil anterior și aplică următoarele ecuații:.
a continuat…

Șabloane DSP	Descriere
	• Out = (Ay * Az) – chainin • Out = (Ay * Az) + chainin • Out = (Ay * Az) , chainout = Ax
Modul Vector 2	Efectuează înmulțirea în virgulă mobilă în cazul în care miezul IP alimentează rezultatul înmulțirii direct la chainout. Miezul IP adaugă sau scade apoi intrarea în lanț din blocul DSP variabil anterior din intrarea Ax ca rezultat de ieșire. Acest mod aplică următoarele ecuații: • Out = Ax – chainin , chainout = Ay * Az • Out = Ax + chainin , chainout = Ay * Az • Out = Ax , chainout = Ay * Az

Intel Cyclone 10 GX Semnale IP Intel FPGA DSP nativ în virgulă flotantă

Figura 2. Semnale IP Intel FPGA DSP nativ în virgulă flotantă Intel Cyclone 10 GX
Figura arată semnalele de intrare și de ieșire ale miezului IP.

Tabelul 3. Intel Cyclone 10 GX DSP nativ cu virgulă mobilă Intel FPGA Semnale de intrare IP

Nume semnal	Tip	Lăţime	Implicit	Descriere
topor[31:0]	Intrare	32	Scăzut	Introduceți magistrala de date în multiplicator. Disponibil în: • Adăugare mod • Modul Multiply-Add fără funcția de înlănțuire și înlănțuire • Modul Vector 1 • Modul Vector 2
da[31:0]	Intrare	32	Scăzut	Introduceți magistrala de date în multiplicator. Disponibil în toate modurile de operare în virgulă mobilă.
az[31:0]	Intrare	32	Scăzut	Introduceți magistrala de date în multiplicator. Disponibil în: • Înmulțiți • Înmulțire Adăugați • Înmulțire Acumulare • Modul Vector 1 • Modul Vector 2
lanț[31:0]	Intrare	32	Scăzut	Conectați aceste semnale la semnalele chainout de la nucleul IP DSP în virgulă mobilă precedent.
clk[2:0]	Intrare	3	Scăzut	Semnale de ceas de intrare pentru toate registrele. Aceste semnale de ceas sunt disponibile numai dacă oricare dintre registrele de intrare, registrele conductei sau registrul de ieșire este setat la Ceas0 or Ceas1 or Ceas2.
ena[2:0]	Intrare	3	Ridicat	Activare ceas pentru clk[2:0]. Aceste semnale sunt active-Ridicate. • ena[0] este pentru Ceas0 • ena[1] este pentru Ceas1 • ena[2] este pentru Ceas2
aclr[1:0]	Intrare	2	Scăzut	Semnale clare de intrare asincrone pentru toate registrele. Aceste semnale sunt active-înalte. Utilizare aclr[0] pentru toate registrele de intrare și utilizare aclr[1] pentru toate registrele de conducte și de ieșire.
acumula	Intrare	1	Scăzut	Semnal de intrare pentru a activa sau dezactiva caracteristica acumulatorului. • Afirmați acest semnal pentru a activa feedback-ul la ieșirea sumatorului. • Dezactivați acest semnal pentru a dezactiva mecanismul de feedback. Puteți activa sau dezafirma acest semnal în timpul rulării. Disponibil în modul Acumulare înmulțire.
înlănțuire[31:0]	Ieșire	32	—	Conectați aceste semnale la semnalele în lanț ale următorului nucleu IP DSP în virgulă mobilă.
rezultat[31:0]	Ieșire	32	—	Ieșire magistrală de date de la miezul IP.

Istoricul revizuirilor documentelor

Modificări la Ghidul utilizatorului Intel Cyclone 10 GX Native Floating-Point DSP Intel FPGA IP

Data	Versiune	Schimbări
noiembrie 2017	2017.11.06	Lansare inițială.

Intel Corporation. Toate drepturile rezervate. Intel, sigla Intel și alte mărci Intel sunt mărci comerciale ale Intel Corporation sau ale subsidiarelor sale. Intel garantează performanța produselor sale FPGA și semiconductoare conform specificațiilor actuale, în conformitate cu garanția standard Intel, dar își rezervă dreptul de a face modificări oricăror produse și servicii în orice moment, fără notificare. Intel nu își asumă nicio responsabilitate sau răspundere care decurge din aplicarea sau utilizarea oricăror informații, produse sau servicii descrise aici, cu excepția cazului în care Intel a convenit în mod expres în scris. Clienții Intel sunt sfătuiți să obțină cea mai recentă versiune a specificațiilor dispozitivului înainte de a se baza pe orice informații publicate și înainte de a plasa comenzi pentru produse sau servicii. *Alte nume și mărci pot fi revendicate ca fiind proprietatea altora.

Documente/Resurse

Intel Cyclone 10 Native FloatingPoint DSP FPGA IP [pdfGhid de utilizare Cyclone 10 Native FloatingPoint DSP FPGA IP, 10 Native FloatingPoint DSP FPGA IP, Native FloatingPoint DSP FPGA IP, FloatingPoint DSP FPGA IP, DSP FPGA IP, FPGA IP

Referințe

• Manual de utilizare