FPGA IP
ဒီဇိုင်းထွample အသုံးပြုသူလမ်းညွှန်
F-Tile 25G Ethernet Intel®
Intel® Quartus® အတွက် အပ်ဒိတ်လုပ်ထားသည်။
Prime Design Suite - 22.3
IP ဗားရှင်း- 1.0.0
အမြန်စတင်လမ်းညွှန်
Intel Agilex™ စက်ပစ္စည်းများအတွက် F-tile 25G Ethernet Intel FPGA IP သည် ဒီဇိုင်းဟောင်းကို ထုတ်ပေးနိုင်စွမ်းကို ထောက်ပံ့ပေးသည်။ampရွေးချယ်ထားသောဖွဲ့စည်းပုံများအတွက် les။
ပုံ 1. ဒီဇိုင်း Exampအသုံးပြုမှု
လမ်းညွှန်ဖွဲ့စည်းပုံ
ပုံ 2. 25G Ethernet Intel FPGA IP ဒီဇိုင်း Example Directory Structure
- သရုပ်သကန် files (testbench for simulation only) တွင် တည်ရှိသည်။ample_dir>/example_testbench
- စုစည်းမှု-သပ်သပ် ဒီဇိုင်းဟောင်းample တွင်တည်ရှိသည်။ample_dir>/ compilation_test_design
- ဟာ့ဒ်ဝဲဖွဲ့စည်းပုံနှင့်စမ်းသပ်မှု files (ဒီဇိုင်း ဥပမာample in hardware) တွင်တည်ရှိသည်။ample_dir>/hardware_test_design
ဇယား 1. လမ်းညွှန်နှင့် File ဖော်ပြချက်
| File အမည်များ | ဖော်ပြချက် |
| eth_ex_25g.qpf | Intel Quartus® Prime ပရောဂျက် file. |
| eth_ex_25g.qsf | Intel Quartus Prime ပရောဂျက် ဆက်တင်များ file. |
| eth_ex_25g.sdc | Synopsys ဒီဇိုင်း ကန့်သတ်ချက်များ file. ဒါကို ကူးယူပြီး ပြင်ဆင်နိုင်ပါတယ်။ file သင်၏ကိုယ်ပိုင် 25GbE Intel FPGA IP core ဒီဇိုင်းအတွက်။ |
| eth_ex_25g.v | ထိပ်တန်းအဆင့် Verilog HDL ဒီဇိုင်းဟောင်းample file. ချန်နယ်တစ်ခု ဒီဇိုင်းသည် Verilog ကို အသုံးပြုသည်။ file. |
| ဘုံ/ | Hardware ဒီဇိုင်း exampထောက်ခံတယ်။ files. |
| hwtest/main.tcl | အဓိက file System Console ကိုဝင်ရောက်ရန်။ |
ဒီဇိုင်းထွကို ထုတ်လုပ်ခြင်း။ample
ပုံ ၇။ Example F-tile 25G Ethernet Intel FPGA IP Parameter Editor ရှိ ဒီဇိုင်းတဘ်
ဟာ့ဒ်ဝဲဒီဇိုင်းဟောင်းကို ထုတ်လုပ်ရန် ဤအဆင့်များကို လိုက်နာပါ။ample နှင့် testbench:
- Intel Quartus Prime Pro Edition ကို နှိပ်ပါ။ File ➤ Quartus Prime ပရောဂျက်အသစ်ကိုဖန်တီးရန် New Project Wizard သို့မဟုတ် File ➤ ရှိပြီးသား Quartus Prime ပရောဂျက်ကိုဖွင့်ရန် ပရောဂျက်ကိုဖွင့်ပါ။ wizard သည် သင့်အား စက်ပစ္စည်းတစ်ခုကို သတ်မှတ်ရန် တောင်းဆိုသည်။
- IP Catalog တွင်၊ Agilex အတွက် 25G Ethernet Intel FPGA IP ကို ရှာဖွေပြီး ရွေးချယ်ပါ။ New IP Variation ဝင်းဒိုး ပေါ်လာသည်။
- သင်၏ IP ကွဲပြားမှုအတွက် ထိပ်တန်းအမည်ကို သတ်မှတ်ပြီး OK ကိုနှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်သူသည် ထိပ်တန်းအဆင့် .ip ကို ပေါင်းထည့်သည်။ file လက်ရှိ ပရောဂျက်သို့ အလိုအလျောက်။ အကယ်၍ သင်သည် .ip ကို ကိုယ်တိုင်ထည့်ရန် အချက်ပြပါ။ file ပရောဂျက်သို့၊ Project ➤ Add/Remove ကိုနှိပ်ပါ။ Files ကိုထည့်ရန် Project တွင် file.
- Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်တွင်၊ သင်သည် စက်ပစ္စည်းအကွက်တွင် သတ်မှတ်ထားသော Intel Agilex စက်ပစ္စည်းကို ရွေးချယ်ရမည် သို့မဟုတ် Intel Quartus Prime ဆော့ဖ်ဝဲက အဆိုပြုထားသည့် မူရင်းစက်ပစ္စည်းကို ထားရှိရပါမည်။
မှတ်ချက် - Hardware ဒီဇိုင်း example သည် ရွေးချယ်မှုကို ပစ်မှတ်ဘုတ်ပေါ်တွင် ကိရိယာဖြင့် ရေးထားသည်။ သင်သည် ဒီဇိုင်းဟောင်း၏မီနူးမှ ပစ်မှတ်ဘုတ်အား သတ်မှတ်ပေးသည်။ampex တွင် ရွေးချယ်စရာများampဒီဇိုင်း တက်ဘ်။ - OK ကိုနှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်မှုပေါ်လာသည်။
- IP တက်ဘ်တွင်၊ သင်၏ IP core ကွဲလွဲမှုအတွက် ဘောင်များကို သတ်မှတ်ပါ။
- အထွက၊ample Design tab၊ Ex အတွက်ample ဒီဇိုင်း Files၊ testbench ကိုထုတ်လုပ်ရန် Simulation option ကိုရွေးချယ်ပြီး hardware design ex ကိုထုတ်လုပ်ရန် Synthesis option ကိုရွေးချယ်ပါ။ampလဲ့ Verilog HDL သာဖြစ်သည်။ files ကိုထုတ်ပေးသည်။
မှတ်ချက် - လုပ်ဆောင်နိုင်သော VHDL IP core ကို မရရှိနိုင်ပါ။ သင်၏ IP core ဒီဇိုင်း ex အတွက် Verilog HDL ကိုသာ သတ်မှတ်ပါ။ampလဲ့ - Target Development Kit အတွက်၊ Agilex I-series Transceiver-SoC Dev Kit ကို ရွေးပါ။
- Generate Ex ကိုနှိပ်ပါ။ample Design ကိုနှိပ်လိုက်ပါ။ အထွကို ရွေးပါ။ample Design Directory window ပေါ်လာသည်။
- ဒီဇိုင်းကို ပြင်ချင်ရင် exampပြထားသော ပုံသေများမှ le လမ်းညွှန်လမ်းကြောင်း သို့မဟုတ် အမည် (alt_e25_f_0_example_design) ၊ လမ်းကြောင်းအသစ်ကိုရှာဖွေပြီး ဒီဇိုင်းအသစ် ex ကိုရိုက်ထည့်ပါ။ample လမ်းညွှန်အမည် (ample_dir>)။
- OK ကိုနှိပ်ပါ။
1.2.1. ဒီဇိုင်းထွample ကန့်သတ်ချက်များ
ဇယား ၁။ Ex တွင် ပါရာမီတာများampဒီဇိုင်း Tab
| ကန့်သတ်ချက် | ဖော်ပြချက် |
| Example ဒီဇိုင်း | ရနိုင်သော exampIP ကန့်သတ်ချက်များ ဆက်တင်များအတွက် ဒီဇိုင်းဆွဲသည်။ single-ချန်နယ် example ဒီဇိုင်းကို ဤ IP အတွက် ပံ့ပိုးထားသည်။ |
| Example ဒီဇိုင်း Files | ဟိ files ကွဲပြားခြားနားသောဖွံ့ဖြိုးတိုးတက်မှုအဆင့်အတွက် generate ။ • သရုပ်သကန်—လိုအပ်သည့်အရာများကို ဖန်တီးပေးသည်။ files သည် ex ကို အတုယူရန်ample ဒီဇိုင်း။ • Synthesis—ပေါင်းစပ်မှုကို ထုတ်ပေးသည်။ file၎။ ဒါတွေကိုသုံးပါ။ files ဟာ့ဒ်ဝဲစမ်းသပ်ခြင်းနှင့် တည်ငြိမ်ချိန်ကိုက်ခွဲခြမ်းစိတ်ဖြာခြင်းအတွက် Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲတွင် ဒီဇိုင်းကို စုစည်းရန်။ |
| ထုတ်လုပ်ပါ။ File ပုံစံ | RTL ၏ဖော်မတ် fileစီစစ်ခြင်းအတွက် s—Verilog |
| ဘုတ်ကို ရွေးပါ။ | ဒီဇိုင်းအကောင်အထည်ဖော်ရန်အတွက် ပံ့ပိုးထားသော ဟာ့ဒ်ဝဲ။ Intel FPGA ဖွံ့ဖြိုးတိုးတက်ရေးဘုတ်အဖွဲ့ကို သင်ရွေးချယ်သောအခါ၊ ဒီဇိုင်းဟောင်းအတွက် ပစ်မှတ်ကိရိယာအဖြစ် စက်ပစ္စည်း AGIB027R31B1E2VRO ကို အသုံးပြုပါ။ample မျိုးဆက်။ Agilex I-series Transceiver-SoC Dev Kit- ဤရွေးချယ်မှုသည် သင့်အား ဒီဇိုင်းဟောင်းကို စမ်းသပ်ရန် ခွင့်ပြုသည်။ampရွေးချယ်ထားသော Intel FPGA IP ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာအစုံပေါ်တွင် ဤရွေးချယ်မှုသည် AGIB027R31B1E2VRO ၏ပစ်မှတ်ကိရိယာကို အလိုအလျောက်ရွေးချယ်သည်။ သင့်ဘုတ်အဖွဲ့ပြန်လည်ပြင်ဆင်မှုတွင် မတူညီသောစက်ပစ္စည်းအဆင့်တစ်ခုရှိပါက၊ ပစ်မှတ်ကိရိယာကို သင်ပြောင်းလဲနိုင်သည်။ တစ်ခုမှ- ဤရွေးချယ်မှုသည် ဒီဇိုင်းဟောင်းအတွက် ဟာ့ဒ်ဝဲရှုထောင့်များကို ဖယ်ထုတ်ထားသည်။ampလဲ့ |
၁.၃။ အကွက်ထုတ်လုပ်ခြင်း။ Files
Support-Logic Generation သည် tile-related ကိုထုတ်လုပ်ရန်အတွက် အသုံးပြုသည့် အကြိုပေါင်းစပ်မှုအဆင့်ဖြစ်သည်။ filesimulation နှင့် hardware design အတွက် လိုအပ်သည်။ အားလုံးအတွက် အကွက်ထုတ်လုပ်ရန် လိုအပ်ပါသည်။
F-tile အခြေခံ ဒီဇိုင်း သရုပ်သကန်များ။ Simulation မလုပ်မီ ဤအဆင့်ကို ပြီးအောင်လုပ်ရပါမည်။
- command prompt တွင်၊ သင့် ex ရှိ compilation_test_design folder သို့ သွားပါ။ample ဒီဇိုင်း: cd /compilation_test_design
- အောက်ပါ command ကို run - quartus_tlg alt_eth_25g
၁.၄။ F-tile 1.4G Ethernet Intel FPGA IP ဒီဇိုင်းကို တုပခြင်း။
Example Testbench
command prompt မှ simulation script ကို run ခြင်းဖြင့် ဒီဇိုင်းကို compile လုပ်ပြီး အတုယူနိုင်ပါသည်။
- command prompt တွင်၊ testbench တွင် အလုပ်လုပ်သော directory ကို ပြောင်းလဲပါ- cdample_dir>/ex_25g/sim။
- IP စနစ်ထည့်သွင်းခြင်းစဥ်းစားမှုကို လုပ်ဆောင်ပါ-ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
ဇယား 3. Testbench ကို တုပရန် အဆင့်များ
| Simulator | ညွှန်ကြားချက်များ |
| VCS* | command line တွင် sh run_vcs.sh ဟု ရိုက်ထည့်ပါ။ |
| QuestaSim* | command line တွင် vsim -do run_vsim.do -log ဟုရိုက်ပါ။file vsim.log QuestaSim GUI ကို မထည့်ဘဲ အတုယူလိုပါက vsim -c -do run_vsim.do -log လို့ ရိုက်ထည့်ပါ။file vsim.log |
| Cadence -Xcelium* | command line တွင် sh run_xcelium.sh ဟု ရိုက်ထည့်ပါ။ |
အောင်မြင်သော သရုပ်ဖော်မှုတစ်ခုသည် အောက်ပါမက်ဆေ့ချ်ဖြင့် အဆုံးသတ်သည်-
သရုပ်သကန် ပြီးသွားပါပြီ။ ဒါမှမဟုတ် Testbench ပြီးပါပြီ။
အောင်မြင်စွာပြီးဆုံးပြီးနောက်၊ သင်သည်ရလဒ်များကိုခွဲခြမ်းစိတ်ဖြာနိုင်သည်။
၁.၅။ ဒီဇိုင်းထွကို စုစည်းခြင်းနှင့် ပြင်ဆင်ခြင်းampHardware မှာ ပါပါတယ်။
25G Ethernet Intel FPGA IP core parameter တည်းဖြတ်သူသည် သင့်အား ဒီဇိုင်းဟောင်းကို compile လုပ်ပြီး configure လုပ်ခွင့်ပေးသည်။ampရည်မှန်းထားသော ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာတစ်ခုပေါ်တွင်
ဒီဇိုင်းဟောင်းကို စုစည်းပြီး configure လုပ်ရန်ampဟာ့ဒ်ဝဲကို အသုံးပြုပါ၊ ဤအဆင့်များကို လိုက်နာပါ-
- Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်ကိုဖွင့်ပြီး ဒီဇိုင်းကို စုစည်းရန် စတင်ခြင်း ➤ စတင်စုစည်းခြင်းကို ရွေးချယ်ပါ။
- သင် SRAM အရာဝတ္ထုတစ်ခုဖန်တီးပြီးနောက် file .sof၊ ဟာ့ဒ်ဝဲဒီဇိုင်းဟောင်းကို ပရိုဂရမ်လုပ်ရန် ဤအဆင့်များကို လိုက်နာပါ။ampIntel Agilex စက်ပစ္စည်းပေါ်ရှိ။
a Tools မီနူးတွင် Programmer ကိုနှိပ်ပါ။
ခ Programmer တွင် Hardware Setup ကိုနှိပ်ပါ။
ဂ။ ပရိုဂရမ်းမင်းကိရိယာကို ရွေးပါ။
ဃ။ သင်၏ Intel Quartus Prime Pro Edition စက်ရှင်တွင် Intel Agilex ဘုတ်ကို ရွေးချယ်ပြီး ထည့်ပါ။
င မုဒ်ကို J သို့ သတ်မှတ်ထားကြောင်း သေချာပါစေ။TAG.
f Intel Agilex စက်ပစ္စည်းကို ရွေးပြီး Add Device ကိုနှိပ်ပါ။ Programmer က ပြပေးတယ်။
သင့်ဘုတ်ပေါ်ရှိ စက်ပစ္စည်းများကြားရှိ ချိတ်ဆက်မှုများ၏ ဘလောက်ပုံစံ။
ဆ သင်၏ .sof နှင့် အတန်းတွင်၊ .sof အတွက် အကွက်ကို အမှန်ခြစ်ပါ။
ဇ Program/Configure ကော်လံရှိ အကွက်ကို အမှန်ခြစ်ပါ။
ငါ Start ကိုနှိပ်ပါ။
၁.၆။ F-tile 1.6G Ethernet Intel FPGA IP Hardware Design Ex ကို စမ်းသပ်ခြင်း။ample
F-tile 25G Ethernet Intel FPGA IP core ဒီဇိုင်း ex ကို စုစည်းပြီးနောက်ample နှင့် သင်၏ Intel Agilex စက်ပစ္စည်းပေါ်တွင် ၎င်းကို configure လုပ်ပါ၊ သင်သည် IP core ကို ပရိုဂရမ်ပြုလုပ်ရန် System Console ကို အသုံးပြုနိုင်ပါသည်။
System Console ကိုဖွင့်ရန်နှင့် ဟာ့ဒ်ဝဲဒီဇိုင်းဟောင်းကို စမ်းသပ်ရန်ample၊ ဤအဆင့်များကို လိုက်နာပါ-
- Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်တွင်၊ Tools ➤ System ကို ရွေးပါ။
အမှားရှာပြင်ခြင်းတူးလ်များ ➤ စနစ်ကွန်ဆိုးလ်ကို စတင်ရန် - Tcl Console အကန့်တွင်၊ directory ကို /hardware_test_design/hwtest သို့ပြောင်းရန် cd hwtest ကိုရိုက်ထည့်ပါ။
- J နှင့်ချိတ်ဆက်မှုကိုဖွင့်ရန် source main.tcl ကိုရိုက်ထည့်ပါ။TAG သခင်။
ဒီဇိုင်းဟောင်း၏ ဟာ့ဒ်ဝဲစမ်းသပ်ခြင်းကဏ္ဍတွင် စမ်းသပ်မှုလုပ်ငန်းစဉ်ကို လိုက်နာပါ။ampSystem Console တွင် စမ်းသပ်မှုရလဒ်များကို ကြည့်ရှုလေ့လာပါ။
F-tile 25G Ethernet ဒီဇိုင်း ExampIntel Agilex စက်များအတွက် le
F-tile 25G Ethernet ဒီဇိုင်းဟောင်းample သည် 25G Ethernet Intel FPGA IP core ကို အသုံးပြု၍ Intel Agilex စက်များအတွက် Ethernet ဖြေရှင်းချက်တစ်ခုကို သရုပ်ပြသည်။
ဒီဇိုင်းဟောင်းကို ဖန်တီးပါ။ample Ex မှample 25G Ethernet Intel FPGA IP ကန့်သတ်ဘောင်တည်းဖြတ်သူ၏ ဒီဇိုင်းတက်ဘ်။ ဒီဇိုင်းကို ဖန်တီးရန် သို့မဟုတ် မပါဘဲလည်း ရွေးချယ်နိုင်သည်။
Reed-Solomon Forward Error Correction (RS-FEC) အင်္ဂါရပ်။
2.1. အင်္ဂါရပ်များ
- 25G တွင်လည်ပတ်နေသော Ethernet ချန်နယ်တစ်ခုတည်းကို ပံ့ပိုးပေးသည်။
- ဒီဇိုင်း ex ထုတ်ပေးသည်။ampRS-FEC အင်္ဂါရပ်နှင့်အတူ။
- testbench နှင့် simulation script ကိုပေးသည်။
- IP ဖွဲ့စည်းမှုအပေါ် အခြေခံ၍ F-Tile ရည်ညွှန်းချက်စနစ် PLL Clocks Intel FPGA IP ကို Instantiates ။
၁.၂။ Hardware နှင့် Software လိုအပ်ချက်များ
Intel သည် ဒီဇိုင်းဟောင်းကို စမ်းသပ်ရန် အောက်ပါ ဟာ့ဒ်ဝဲနှင့် ဆော့ဖ်ဝဲလ်ကို အသုံးပြုသည်။ampLinux စနစ်တွင် le-
- Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲ။
- Siemens* EDA QuestaSim၊ Synopsys* VCS နှင့် Cadence Xcelium simulator။
- ဟာ့ဒ်ဝဲစမ်းသပ်ခြင်းအတွက် Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO)။
2.3. Functional ဖော်ပြချက်
F-tile 25G Ethernet ဒီဇိုင်းဟောင်းample တွင် MAC+PCS+PMA core ဗားရှင်း ပါဝင်သည်။ အောက်ဖော်ပြပါ ဘလောက်ကားချပ်များသည် F-tile 25G Ethernet ဒီဇိုင်းဟောင်းရှိ MAC+PCS+PMA core အမျိုးအစား၏ ထိပ်တန်းအဆင့်အချက်ပြမှုများကို ပြသသည်ampလဲ့
ပုံ ၂. Block Diagram—F-tile 25G Ethernet Design Example (MAC+PCS+PMA Core မူကွဲ)
၂.၃.၁။ ဒီဇိုင်းအစိတ်အပိုင်းများ
ဇယား ၁။ ဒီဇိုင်းအစိတ်အပိုင်းများ
| အစိတ်အပိုင်း | ဖော်ပြချက် |
| F-tile 25G Ethernet Intel FPGA IP | အောက်ပါဖွဲ့စည်းပုံများဖြင့် MAC၊ PCS နှင့် Transceiver PHY တို့ ပါဝင်သည်- • Core မူကွဲ- MAC+PCS+PMA • စီးဆင်းမှု ထိန်းချုပ်မှုကို ဖွင့်ပါ။: ရွေးချယ်ခွင့် • လင့်ခ်အမှားမျိုးဆက်ကို ဖွင့်ပါ။: ရွေးချယ်ခွင့် • preamble passthrough ကိုဖွင့်ပါ။: ရွေးချယ်ခွင့် • စာရင်းအင်း စုဆောင်းခြင်းကို ဖွင့်ပါ။: ရွေးချယ်ခွင့် • MAC စာရင်းအင်းကောင်တာများကို ဖွင့်ပါ။: ရွေးချယ်ခွင့် • နာရီကြိမ်နှုန်းကို ရည်ညွှန်းသည်။: ၂၃၊၀၆ ဒီဇိုင်းအတွက် example RS-FEC အင်္ဂါရပ်နှင့်အတူ၊ အောက်ပါ ထပ်ဆောင်းပါရာမီတာကို ပြင်ဆင်သတ်မှတ်ထားသည်- • RS-FEC ကိုဖွင့်ပါ။: ရွေးချယ်ခွင့် |
| F-Tile ရည်ညွှန်းချက် စနစ် PLL နာရီများသည် Intel FPGA IP ဖြစ်သည်။ | F-Tile အကိုးအကားနှင့် စနစ် PLL နာရီများသည် Intel FPGA IP ပါရာမီတာ တည်းဖြတ်မှုဆက်တင်များ F-tile 25G Ethernet Intel FPGA IP ၏လိုအပ်ချက်များနှင့် ကိုက်ညီသည်။ ဒီဇိုင်းထုတ်ရင် exampသုံးတယ်။ Ex ကို ဖန်တီးပါ။ample ဒီဇိုင်း IP ကန့်သတ်ချက်တည်းဖြတ်သူရှိ ခလုတ်၊ IP သည် အလိုအလျောက် ချက်ချင်းလုပ်ဆောင်သည်။ သင်ကိုယ်တိုင် ဒီဇိုင်းဖန်တီးရင် exampထို့ကြောင့် သင်သည် ဤ IP ကို ကိုယ်တိုင်ချက်ပြီး I/O port အားလုံးကို ချိတ်ဆက်ရပါမည်။ ဤ IP နှင့်ပတ်သက်သောအချက်အလက်များအတွက်၊ ကိုးကားပါ။ F-Tile Architecture နှင့် PMA နှင့် FEC Direct PHY IP အသုံးပြုသူလမ်းညွှန်. |
| လိုင်းဂျစ် | ပါဝင်သည်- • ထုတ်လွှင့်မှုအတွက် 25G Ethernet Intel FPGA IP core သို့ ဆက်တိုက်ထုပ်ပိုးမှုများကိုထုတ်ပေးသည့် Traffic generator။ • 25G Ethernet Intel FPGA IP core မှလာသော ကွဲထွက်နေသောပက်ကတ်များကို စောင့်ကြည့်သည့် Traffic monitor။ |
| အရင်းအမြစ်နှင့် Probe | အမှားရှာပြင်ခြင်းအတွက် သင်အသုံးပြုနိုင်သည့် စနစ်ပြန်လည်သတ်မှတ်ခြင်းထည့်သွင်းခြင်းအချက်ပြမှုများ အပါအဝင် အရင်းအမြစ်နှင့် စုံစမ်းခြင်းအချက်ပြမှုများ။ |
ဆက်စပ်အချက်အလက်
F-Tile Architecture နှင့် PMA နှင့် FEC Direct PHY IP အသုံးပြုသူလမ်းညွှန်
သရုပ်သကန်
testbench သည် IP core မှတဆင့် traffic ကိုပို့သည်၊ transmit side ကိုကျင့်သုံးပြီး IP core ၏လက်ခံဘက်ခြမ်းကိုပို့သည်။
၂.၃.၁။ ခုံတန်းလျား
ပုံ 6. F-tile 25G Ethernet Intel FPGA IP ဒီဇိုင်း Ex ၏ Block Diagramample Simulation Testbench
ဇယား 5. Testbench အစိတ်အပိုင်းများ
| အစိတ်အပိုင်း | ဖော်ပြချက် |
| စမ်းသပ်နေဆဲ စက်ပစ္စည်း (DUT) | 25G Ethernet Intel FPGA IP core ။ |
| Ethernet Packet Generator နှင့် Packet Monitor | • Packet generator သည် frames များကိုထုတ်ပေးပြီး DUT သို့ ပို့လွှတ်သည်။ • Packet Monitor သည် TX နှင့် RX ဒေတာလမ်းကြောင်းများကို စောင့်ကြည့်ပြီး Simulator ကွန်ဆိုးလ်ရှိ ဖရိန်များကို ပြသသည်။ |
| F-Tile ရည်ညွှန်းချက် စနစ် PLL နာရီများသည် Intel FPGA IP ဖြစ်သည်။ | transceiver နှင့် system PLL ရည်ညွှန်းနာရီများကို ထုတ်လုပ်သည်။ |
၂.၄.၂။ Simulation Design Exampအစိတ်အပိုင်းများ
ဇယား 6. F-tile 25G Ethernet Design Example Testbench File ဖော်ပြချက်
| File နာမည် | ဖော်ပြချက် |
| Testbench နှင့် Simulation Files | |
| အခြေခံ_avl_tb_top.v | ထိပ်တန်းအဆင့်စမ်းသပ်ခုံ file. testbench သည် DUT ကို ချက်ခြင်းလုပ်ဆောင်ပြီး Avalon® memory-mapped configuration ကို ဒီဇိုင်း အစိတ်အပိုင်းများနှင့် client logic တွင် လုပ်ဆောင်ပြီး 25G Ethernet Intel FPGA IP သို့ ပက်ကတ်ကို ပေးပို့ခြင်းနှင့် လက်ခံခြင်း။ |
| Testbench Scripts | |
| ဆက်ရန်… | |
| File နာမည် | ဖော်ပြချက် |
| run_vsim.do | testbench ကို run ရန် ModelSim script |
| run_vcs.sh | Testbench ကိုလည်ပတ်ရန် Synopsys VCS script |
| run_xcelium.sh | testbench ကို run ရန် Cadence Xcelium script |
၂.၄.၃။ Test Case
Simulation စမ်းသပ်မှုကိစ္စသည် အောက်ပါလုပ်ဆောင်ချက်များကို လုပ်ဆောင်သည်-
- Instantiates F-tile 25G Ethernet Intel FPGA IP နှင့် F-Tile ရည်ညွှန်းချက်စနစ် PLL Clocks Intel FPGA IP။
- RX နာရီနှင့် PHY အခြေအနေအချက်ပြမှု ပြေစေရန် စောင့်ပါ။
- PHY အခြေအနေကို ပရင့်ထုတ်ပါ။
- တရားဝင်ဒေတာ 10 ကို ပေးပို့ပြီး လက်ခံသည်။
- ရလဒ်များကိုခွဲခြမ်းစိတ်ဖြာသည်။ အောင်မြင်သော testbench သည် "Testbench ပြီးပါပြီ" ကိုပြသသည်။
အောက်ပါ sample output သည် အောင်မြင်သော simulation စမ်းသပ်မှုကို သရုပ်ဖော်သည်-
ကျွေ
ဒီဇိုင်း Ex ကို Compiling and Configuring တွင် လုပ်ထုံးလုပ်နည်းကို လိုက်နာပါ။ampဒီဇိုင်း ex ကို compile လုပ်ပြီး configure လုပ်ရန် Hardware တွင် leampရွေးချယ်ထားသော hardware တွင် le.
compilation-only design ex ကို အသုံးပြု၍ အရင်းအမြစ်အသုံးပြုမှုနှင့် Fmax ကို ခန့်မှန်းနိုင်သည်။ampလဲ့ Start Compilation command ကို အသုံးပြု၍ သင်၏ ဒီဇိုင်းကို စုစည်းနိုင်ပါသည်။
Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်တွင် လုပ်ဆောင်နေသည့် မီနူး။ အောင်မြင်သောစုစည်းမှုသည် စုစည်းမှုအစီရင်ခံစာအနှစ်ချုပ်ကို ထုတ်ပေးသည်။
ပိုမိုသိရှိလိုပါက၊ Intel Quartus Prime Pro Edition အသုံးပြုသူလမ်းညွှန်ရှိ ဒီဇိုင်းစုစည်းမှုကို ကိုးကားပါ။
ဆက်စပ်အချက်အလက်
- ဒီဇိုင်း Ex ကို စုစည်းခြင်းနှင့် ပြင်ဆင်ခြင်းampစာမျက်နှာ 7 ရှိ Hardware တွင် le
- Intel Quartus Prime Pro Edition အသုံးပြုသူလမ်းညွှန်တွင် ဒီဇိုင်းစုစည်းမှု
၂.၆။ ဟာ့ဒ်ဝဲစမ်းသပ်ခြင်း။
hardware design ထဲမှာ exampထို့ကြောင့်၊ သင်သည် အတွင်းပိုင်းအမှတ်စဉ်လှည့်ပတ်မုဒ်တွင် IP core ကို ပရိုဂရမ်ပြုလုပ်နိုင်ပြီး လက်ခံဘက်ခြမ်းမှတဆင့် ပြန်လှည့်သည့် transmit side တွင် traffic ကိုထုတ်ပေးနိုင်သည်။
ဒီဇိုင်းဟောင်းကို စမ်းသပ်ရန် ပေးထားသော သက်ဆိုင်ရာ အချက်အလက်လင့်ခ်တွင် လုပ်ထုံးလုပ်နည်းအတိုင်း လုပ်ဆောင်ပါ။ampရွေးချယ်ထားသော hardware တွင် le.
ဆက်စပ်အချက်အလက်
F-tile 25G Ethernet Intel FPGA IP Hardware Design Ex ကို စမ်းသပ်ခြင်း။ampစာမျက်နှာ ၁၀
2.6.1. စမ်းသပ်ခြင်းလုပ်ထုံးလုပ်နည်း
ဒီဇိုင်းဟောင်းကို စမ်းသပ်ရန် ဤအဆင့်များကို လိုက်နာပါ။ampဟာ့ဒ်ဝဲမှာ ပါ
- သင်သည် ဤဒီဇိုင်းဟောင်းအတွက် ဟာ့ဒ်ဝဲစမ်းသပ်ခြင်းကို မလုပ်ဆောင်မီampထို့ကြောင့်၊ သင်သည် စနစ်ကို ပြန်လည်သတ်မှတ်ရမည်-
a ကိရိယာများ ➤ ပုံသေအရင်းအမြစ်နှင့် Probe GUI အတွက် စနစ်တွင်းအရင်းအမြစ်များ & Probes အယ်ဒီတာတူးလ်ကို နှိပ်ပါ။
ခ ပြန်လည်သတ်မှတ်မှုများကိုအသုံးပြုရန်နှင့် စနစ်ပြန်လည်သတ်မှတ်ခြင်းအချက်ပြမှုကို ပြန်လည်သတ်မှတ်ရန်အတွက် စနစ်ပြန်လည်သတ်မှတ်ခြင်းအချက်ပြမှု (Source[3:0]) 7 မှ 8 မှ 7 သို့ ပြန်ပြောင်းပါ။
ဂ။ Probe အချက်ပြမှုများကို စောင့်ကြည့်ပြီး အခြေအနေမှန်ကန်ကြောင်း သေချာပါစေ။ - စနစ်ကွန်ဆိုးလ်တွင်၊ J ကိုရွေးချယ်ရန် hwtest ဖိုဒါသို့သွား၍ command ကိုဖွင့်ပါ- source main.tclTAG သခင်။ ပုံမှန်အားဖြင့် ပထမ JTAG J အပေါ်သခင်TAG ကွင်းဆက်ကို ရွေးချယ်ထားသည်။ J ကိုရွေးချယ်ရန်TAG Intel Agilex စက်ပစ္စည်းများအတွက် မာစတာ၊ ဤအမိန့်ကို လုပ်ဆောင်ပါ- set_jtag <number of appropriate JTAG သခင် > ထွample: set_jtag 1.
- serial loopback test ကိုစတင်ရန် system console တွင်အောက်ပါ command များကို run ပါ။
ဇယား 7. Command Parameters
| ကန့်သတ်ချက် | ဖော်ပြချက် | Exampအသုံးပြုမှု |
| chkphy_အခြေအနေ | နာရီကြိမ်နှုန်းများနှင့် PHY လော့ခ်ချမှု အခြေအနေကို ပြသသည်။ | %chkphy_status 0 # လင့်ခ်၏ အခြေအနေကို စစ်ဆေးပါ 0 |
| chkmac_stats | MAC စာရင်းအင်းကောင်တာများရှိတန်ဖိုးများကိုပြသသည်။ | %chkmac_stats 0 # လင့်ခ်၏ mac စာရင်းအင်းကိန်းဂဏန်းကို စစ်ဆေးသည်။ |
| clear_all_stats | IP core စာရင်းအင်းကောင်တာများကို ရှင်းလင်းပါ။ | % clear_all_stats 0 # လင့်ခ်၏ စာရင်းအင်းကောင်တာ 0 ကို ရှင်းလင်းသည်။ |
| start_gen | ပက်ကတ်မီးစက်ကို စတင်သည်။ | % start_gen 0 # လင့်ခ် 0 တွင် ပက်ကတ်ထုတ်လုပ်ခြင်းကို စတင်ပါ။ |
| stop_gen | ပက်ကတ်မီးစက်ကို ရပ်သည်။ | %stop_gen 0 # လင့်ခ်တွင် ပက်ကတ်ထုတ်လုပ်ခြင်းကို ရပ်တန့်ပါ။ |
| loop_on | အတွင်းပိုင်း အမှတ်စဉ် လှည့်ပတ်မှုကို ဖွင့်သည်။ | % loop_on 0 # လင့်ခ် 0 တွင် အတွင်းပိုင်းလှည့်ပတ်မှုကို ဖွင့်ပါ။ |
| loop_off | အတွင်းပိုင်း အမှတ်စဉ် လှည့်ပတ်မှုကို ပိတ်သည်။ | % loop_off 0 # လင့်ခ် 0 တွင် အတွင်းပိုင်းလှည့်ကွက်ကို ပိတ်ပါ။ |
| reg_read | IP core မှတ်ပုံတင်တန်ဖိုးကို ပြန်ပေးသည်။ . | %reg_read 0x402 # လင့်ခ်၏လိပ်စာ 402 တွင် IP CSR မှတ်ပုံတင်ခြင်းကိုဖတ်ပါ |
| reg_write လုပ်ပါ။ | ရေးတယ်။ လိပ်စာတွင် IP core မှတ်ပုံတင်ရန် . | %reg_write 0x401 0x1 # 0x1 ကို IP CSR တွင် 401x0 ကို လင့်ခ်၏ လိပ်စာ XNUMX တွင် မှတ်ပုံတင်ရန် ခြစ်ရာကို မှတ်ပုံတင်ပါ။ |
a loop_on ရိုက်ထည့်ပါ။ internal serial loopback mode ကိုဖွင့်ရန်။
ခ chkphy_status ကို ရိုက်ထည့်ပါ။ PHY ၏အခြေအနေကိုစစ်ဆေးရန်။ TXCLK၊ RXCLK နှင့် RX အခြေအနေများသည် တည်ငြိမ်သောလင့်ခ်အတွက် အောက်တွင်ဖော်ပြထားသော တူညီသောတန်ဖိုးများ ရှိသင့်သည်-
ဂ။ clear_all_stats ရိုက်ထည့်ပါ။ TX နှင့် RX စာရင်းဇယားများကိုရှင်းလင်းရန်။
ဃ။ start_gen ကိုရိုက်ထည့်ပါ။ packet မျိုးဆက်ကို စတင်ရန်။
င stop_gen ကိုရိုက်ထည့်ပါ။ packet ထုတ်လုပ်မှုကိုရပ်တန့်ရန်။
f chkmac_stats ရိုက်ထည့်ပါ။ TX နှင့် RX စာရင်းအင်းကောင်တာများကိုဖတ်ရန်။ သေချာအောင်-
ငါ ပို့လွှတ်သော ပက်ကတ်ဘောင်များသည် လက်ခံရရှိထားသော ပက်ကတ်ဘောင်များနှင့် ကိုက်ညီသည်။
ii မည်သည့် error frames ကိုမျှ လက်ခံရရှိခြင်းမရှိပါ။
ဆ loop_off ရိုက်ထည့်ပါ။ internal serial loopback ကိုပိတ်ရန်။
ပုံ ၇။ Sample Test Output—TX နှင့် RX စာရင်းအင်းများ
 |
 |
F-tile 25G Ethernet FPGA IP ဒီဇိုင်း Ex အတွက် စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်မှု မှတ်တမ်းample အသုံးပြုသူလမ်းညွှန်
| စာရွက်စာတမ်းဗားရှင်း | Intel Quartus Prime ဗားရှင်း | IP ဗားရှင်း | အပြောင်းအလဲများ |
| 2022.10.14 | 22.3 | 1.0.0 | ကနဦး ထုတ်ဝေမှု။ |
Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်များရယူပြီး။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။ *အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။
ISO
၁၁:၄၂
မှတ်ပုံတင်ထားသည်။
အွန်လိုင်းဗားရှင်း
တုံ့ပြန်ချက်ပေးပို့ပါ။
ID: 750200
ဗားရှင်း- 2022.10.14
စာရွက်စာတမ်းများ / အရင်းအမြစ်များ
 |
intel F-Tile 25G Ethernet FPGA IP ဒီဇိုင်းထွample [pdf] အသုံးပြုသူလမ်းညွှန် F-Tile 25G Ethernet FPGA IP ဒီဇိုင်းထွample၊ F-Tile 25G၊ F-Tile 25G Ethernet FPGA၊ FPGA IP ဒီဇိုင်း Example၊ IP ဒီဇိုင်းထွample၊ ၁၅၀ |
