Додаток MICROCHIP RTG4 Насоки за дизајн и распоред на табла RTG4 FPGA

Вовед

Овој додаток на AC439: Упатства за дизајн и распоред на плочка за RTG4 FPGA апликација Забелешка, обезбедува дополнителни информации, за да се нагласи дека упатствата за усогласување на должината на DDR3 објавени во ревизија 9 или понова имаат предност пред распоредот на плочата што се користи за развојниот комплет RTG4™. Првично, комплетот за развој RTG4 беше достапен само со инженерски силикон (ES). По првичното пуштање, комплетот подоцна беше наполнет со стандардна (STD) степен на брзина и -1 брзина на производство RTG4 уреди. Броевите на делови, RTG4-DEV-KIT и RTG4-DEV-KIT-1 доаѓаат со уреди со степен на брзина на STD и -1, соодветно.
Понатаму, овој додаток вклучува детали за однесувањето на В/И на уредот за различни секвенци на вклучување и исклучување, како и тврдење DEVRST_N при нормално функционирање.

Анализа на распоред на плочка RTG4-DEV-KIT DDR3

• Комплетот за развој на RTG4 имплементира 32-битен интерфејс за податоци и 4-битен ECC DDR3 за секој од двата вградени RTG4 FDDR контролери и блокови PHY (FDDR Исток и Запад). Интерфејсот е физички организиран како пет ленти за бајти на податоци.
• Комплетот ја следи шемата за насочување на лет, како што е опишано во делот Упатства за распоред на DDR3 во AC439: Насоки за дизајн и распоред на плочка за RTG4 FPGA забелешка за апликација. Меѓутоа, бидејќи овој комплет за развој е дизајниран пред да се објави белешката за апликацијата, тој не е во согласност со ажурираните упатства за совпаѓање должина опишани во белешката за апликацијата. Во спецификацијата DDR3, постои ограничување од +/- 750 ps на искривувањето помеѓу податочната строба (DQS) и часовникот DDR3 (CK) на секој мемориски уред DDR3 за време на трансакција за запишување (DSS).
• Кога ќе се следат упатствата за совпаѓање на должина во AC439 ревизија 9 или понови верзии на белешката за апликација, распоредот на таблата RTG4 ќе го исполни лимитот tDQSS и за -1 и за STD уреди со степен на брзина низ целиот процес, т.tage, и работен опсег на температура (PVT) поддржан од уредите за производство RTG4. Ова се постигнува со факторинг во најлошото искривување на излезот помеѓу DQS и CK кај пиновите RTG4. Поточно, при користење на
  вграден контролер RTG4 FDDR плус PHY, DQS води CK за 370 ps максимум за уред со степен на брзина -1 и DQS води CK за 447 ps максимум за уред со степен на брзина STD, во најлоши услови.
• Врз основа на анализата прикажана во Табела 1-1, RTG4-DEV-KIT-1 ги исполнува ограничувањата на tDQSS на секој мемориски уред, во најлоши услови за работа за RTG4 FDDR. Сепак, како што е прикажано во Табела 1-2, распоредот RTG4-DEV-KIT, наполнет со STD уреди со степен на брзина RTG4, не го исполнува tDQSS за четвртиот и петтиот мемориски уреди во топологијата на летот, во најлош случај. за RTG4 FDDR. Општо земено, RTG4-DEV-KIT се користи во типични услови, како на пример собна температура во лабораториска средина. Затоа, оваа анализа во најлош случај не е применлива за RTG4-DEV-KIT што се користи во типични услови. Анализата служи како ексampзошто е важно да се следат упатствата за усогласување на должината на DDR3 наведени во AC439, така што дизајнот на таблата за корисници одговара на tDQSS за апликација за лет.
• За понатамошно елаборирање на овој ексampи покажете како рачно да се компензира распоредот на плочата RTG4 што не може да ги исполни упатствата за совпаѓање на должината AC439 DDR3, RTG4-DEV-KIT со уреди со степен на брзина STD сè уште може да го исполни tDQSS на секој мемориски уред, во најлош случај, бидејќи вградениот RTG4 FDDR контролер плус PHY има способност статички да го одложува DQS сигналот по лента на податочен бајт. Ова статичко поместување може да се користи за намалување на искривувањето помеѓу DQS и CK кај мемориски уред кој има tDQSS > 750 ps. Видете го делот DRAM Training, во UG0573: RTG4 FPGA Упатство за користење DDR интерфејси со голема брзина за повеќе информации за користење на статичките контроли за одложување (во регистарот REG_PHY_WR_DQS_SLAVE_RATIO) за DQS за време на трансакција за запишување. Оваа вредност на одложување може да се користи во Libero® SoC кога се инстанцира FDDR контролер со автоматска иницијализација со менување на автоматски генерираниот код за иницијализација CoreABC FDDR. Сличен процес може да се примени на распоред на корисничка табла што не одговара на tDQSS на секој мемориски уред.

Табела 1-1. Евалуација на RTG4-DEV-KIT-1 tDQSS пресметка за -1 делови и интерфејс FDDR1

Анализирана патека	Должина на часовникот (милји)	Доцнење на ширење на часовникот (ps)	Должина на податоци (мили)	Пропагација на податоци n Доцнење (ps)	Разлика помеѓу CLKDQS поради рутирање (мили)	tDQSS на секоја меморија, по закосување на плочата+FPGA DQSCLK искривување (ps)
FPGA-1-ва меморија	2578	412.48	2196	351.36	61.12	431.12
FPGA-2-та меморија	3107	497.12	1936	309.76	187.36	557.36
FPGA-3-та меморија	3634	581.44	2231	356.96	224.48	594.48
FPGA-4-та меморија	4163	666.08	2084	333.44	332.64	702.64
FPGA-5-та меморија	4749	759.84	2848	455.68	304.16	674.16

Забелешка: Во најлоши услови, искривувањето RTG4 FDDR DDR3 DQS-CLK за -1 уреди е максимално 370 ps и минимум 242 ps.

Табела 1-2. Евалуација на RTG4-DEV-KIT tDQSS пресметка за STD делови и FDDR1 интерфејс

Анализирана патека	Должина на часовникот (милји)	Одложување на ширење на часовникот (ps)	Должина на податоци (мили)	Доцнење на ширењето на податоците (ps)	Разлика помеѓу CLKDQS поради рутирање (мили)	tDQSS на секоја меморија, по закосување на плочата+FPGA DQSCLK искривување (ps)
FPGA-1-ва меморија	2578	412.48	2196	351.36	61.12	508.12
FPGA-2-та меморија	3107	497.12	1936	309.76	187.36	634.36
FPGA-3-та меморија	3634	581.44	2231	356.96	224.48	671.48
FPGA-4-та меморија	4163	666.08	2084	333.44	332.64	779.64
FPGA-5-та меморија	4749	759.84	2848	455.68	304.16	751.16

Забелешка:  Во најлоши услови, закосувањето RTG4 FDDR DDR3 DQS-CLK за STD уреди е максимално 447 ps и минимум 302 ps.
Забелешка: Во оваа анализа е искористена проценка за доцнење на ширењето на плочата од 160 ps/инч, прample за повикување. Вистинското доцнење на ширење на таблата за корисничка табла зависи од конкретната табла што се анализира.

Секвенционирање на моќност

Овој додаток на AC439: Насоки за дизајн и распоред на плочка за RTG4 FPGA апликација Забелешка, обезбедува дополнителни информации за да се нагласи критичноста да се следат Упатствата за дизајн на табла. Погрижете се да се следат упатствата во однос на вклучувањето и исклучувањето.

Напојување
Следната табела ги наведува препорачаните случаи за користење на напојување и нивните соодветни упатства за напојување.

Табела 2-1. Насоки за напојување

Случај за употреба	Потребно за низа	Однесување	Белешки
DEVRST_N Потврдено за време на напојувањето, додека сите напојувања RTG4 не ги достигнат препорачаните работни услови	Нема специфичен рamp-потребна е нарачка. Набавка рamp-горе мора монотоно да се крева.	Откако VDD и VPP ги достигнат праговите за активирање (VDD ~= 0.55V, VPP ~= 2.2V) и DEVRST_N е ослободен, бројачот за одложување POR ќе работи ~40ms типично (50ms max), потоа вклучувањето на уредот до функционално се придржува до сликите 11 и 12 (DEVRST_N PUFT) од Упатство за корисникот на контролорот на системот (UG0576). Со други зборови, оваа низа трае 40 ms + 1.72036 ms (типично) од точката што е пуштена DEVRST_N. Забележете дека последователната употреба на DEVRST_N не чека бројачот POR за извршување на напојување на функционални задачи и затоа оваа низа трае само 1.72036 ms (типично).	Според дизајнот, излезите ќе бидат оневозможени (т.е. лебдат) за време на вклучувањето. Откако POR бројачот заврши, DEVRST_N е ослободен и сите VDDI I/O залихи ги достигнаа своите ~0.6V праг, тогаш В/И ќе се тристатираат со слабо активирано повлекување, додека излезите не преминат кон корисничка контрола, според сликите 11 и 12 од UG0576. Критичните излези кои мора да останат ниски за време на вклучувањето бараат надворешен отпорник за симнување од 1K-ohm.
DEVRST_N повлечен до VPP и сите залихи ramp приближно во исто време	VDDPLL не смее да биде последното напојување на Рamp нагоре и мора да го достигне минималниот препорачан работен волуменtage пред последното снабдување (VDD или VDDI) започнува rampсе активира за да се спречи излезот за заклучување PLL баговите. Видете го упатството за користење на ресурси за RTG4 Clocking (UG0586) за објаснување како да се користи CCC/PLL READY_VDDPLL влез за отстранување на барањата за секвенционирање за напојувањето VDDPLL. Или поврзете го SERDES_x_Lyz_VDDAIO на истата напојување како VDD, или погрижете се тие да се напојуваат истовремено.	Откако VDD и VPP ќе ги достигнат праговите за активирање (VDD ~= 0.55V, VPP ~= 2.2V), Ќе работи бројачот за одложување на POR од 50 ms. Се придржува до напојувањето на уредот до функционалното време Слика 9 и 10 (VDD PUFT) од Упатството за корисникот на системскиот контролер (UG0576). Со други зборови, вкупното време е 57.95636 ms.	Според дизајнот, излезите ќе бидат оневозможени (т.е. лебдат) за време на вклучувањето. Откако POR бројачот заврши, DEVRST_N е ослободен и сите резерви на VDDI IO ги достигнаа своите ~0.6V праг, тогаш В/И ќе се тристатираат со слабо активирано повлекување, додека излезите не преминат кон корисничка контрола, според сликите 9 и 10 од UG0576. Критичните излези кои мора да останат ниски за време на вклучувањето бараат надворешен отпорник за симнување од 1K-ohm.

Случај за употреба	Потребно за низа	Однесување	Белешки
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	Секвенца наведена во Колоната за сценарио. DEVRST_N е повлечен до VPP.	Откако VDD и VPP ги достигнат праговите за активирање (VDD ~= 0.55V, VPP ~= 2.2V) 50ms Ќе работи бројачот за одложување POR. Напојувањето на уредот до функционалното тајмирање се придржува до бројките 9 и 10 (VDD PUFT) од Упатство за корисникот на контролорот на системот (UG0576). Завршувањето на секвенцата за вклучување на уредот и вклучувањето до функционалното време се заснова на последното напојување VDDI што е вклучено.	Според дизајнот, излезите ќе бидат оневозможени (т.е. лебдат) за време на вклучувањето. Откако POR бројачот заврши, DEVRST_N е ослободен и сите VDDI I/O залихи ги достигнаа своите ~ 0.6V праг, тогаш IOs ќе се тристатираат со слабо повлекување активирано, додека излезите не преминат кон корисничка контрола, според сликите 9 и 10 од UG0576. Нема слабо активирање на повлекување за време на напојувањето додека сите напојувања на VDDI не достигнат ~0.6V. Клучната придобивка од оваа низа е дека последното снабдување со VDDI што достигнува овој праг за активирање нема да го активира слабото повлекување и наместо тоа ќе премине директно од оневозможен режим во режим дефиниран од корисникот. Ова може да помогне да се минимизира бројот на надворешни 1K отпорници за спуштање кои се потребни за дизајни кои имаат поголемиот дел од I/O банките напојувани од последниот VDDI што се подигнал. За сите други влезни/излезни банки напојувани од кое било напојување VDDI, освен последното напојување на VDDI што се подигна, критичните излези кои мора да останат ниски за време на вклучувањето бараат надворешен отпорник за спуштање од 1K-ohm.
Почекајте најмалку 51 ms ->
VDDI (Сите IO банки)
OR
VDD/ SERDES_VD DAIO ->
VPP/ VDDPLL/ 3.3V_VDDI ->
Почекајте најмалку 51 ms ->
VDDI (не-3.3V_VD DI)

 Размислувања за време на DEVRST_N тврдењето и исклучувањето

Ако AC439: Упатствата за дизајн и распоред на плочка за RTG4 FPGA за белешка за апликација не се следат, ве молиме повторноview следните детали:

1. За дадените секвенци за исклучување во Табела 2-2, корисникот може да види I/O дефекти или напливни и минливи тековни настани.
2. Како што е наведено во Советодавното известување за клиентите (CAN) 19002.5, отстапувањето од секвенцата за исклучување што се препорачува во листот со податоци RTG4 може да предизвика минлива струја на напојувањето од 1.2V VDD. Ако напојувањето од 3.3 V VPP е rampако се намали пред напојувањето од 1.2 V VDD, ќе се забележи преодна струја на VDD кога VPP и DEVRST_N (напојувани од VPP) достигнуваат приближно 1.0 V. Оваа минлива струја не се јавува ако VPP е последен исклучен, според препораките од листот со податоци.
   1. Големината и времетраењето на минливата струја зависат од дизајнот програмиран во FPGA, специфичната капацитивност за одвојување на плочата и минливиот одговор на 1.2V волtagе регулатор. Во ретки случаи, забележана е минлива струја до 25А (или 30 вати на номинално напојување од 1.2V VDD). Поради дистрибуираната природа на оваа минлива струја на VDD низ целата FPGA ткаенина (не е локализирана на одредена област) и нејзиното кратко траење, нема загриженост за доверливоста ако преодниот момент на исклучување е 25А или помалку.
   2. Како најдобра дизајнерска практика, следете ја препораката од листот со податоци за да ја избегнете минливата струја.
3. Влезните/излезни грешки може да бидат приближно 1.7 V за 1.2 ms.
   1. Може да се забележи голема грешка на излезите при возење низок или тристат.
   2. Може да се забележи низок дефект на излезите при возењето Високо (нискиот дефект не може да се ублажи со додавање на паѓање од 1 KΩ).
4. Исклучувањето на VDDIx најпрво овозможува монотона транзиција од Високо на Ниско, но излезот накратко се намалува, што би влијаело на корисничката табла што се обидува надворешно да го повлече излезот високо кога RTG4 VDDIx е исклучен. RTG4 бара I/O подлошките да не се надворешно управувани над VDDIx доводот на банкатаtagОттука, ако се додаде надворешен отпорник на друга шина за напојување, тој треба да се исклучува истовремено со напојувањето VDDIx.
   Табела 2-2. Сценарија за грешка при влез/излез кога не се следи препорачаната секвенца за исклучување во AC439

   Стандардна излезна состојба	VDD (1.2V)	VDDIx (<3.3V) VDDIx (3.3V)	VPP (3.3V)	DEVRST_N	Однесување на напојување
   					I/O пропуст	Тековен во брзање
   I/O Возење низок или тристатиран	Ramp долу по VPP по кој било редослед		Ramp долу прво	Врзани за VPP	Да1	Да
   	Ramp долу по кој било редослед по тврдењето DEVRST_N			Потврдено пред какви било залихи Рamp надолу	Да1	бр
   Влез/излез Возење високо	Ramp долу по VPP по кој било редослед		Ramp долу прво	Врзани за VPP	Да	Да
   	Ramp долу по кој било редослед пред VPP		Ramp долу последен	Врзани за VPP	бр.2	бр
   	Ramp долу по кој било редослед по тврдењето DEVRST_N			Потврдено пред какви било залихи Рamp надолу	Да	бр

   1. Се препорачува надворешен отпорник за спуштање од 1 KΩ за да се ублажи големиот дефект на критичните В/И, кои мора да останат ниски за време на исклучувањето.
   2. Ниска грешка е забележана само за влез/излез што е надворешно повлечен до напојување што останува напојувано како VPP rampе долу. Сепак, ова е прекршување на условите за работа препорачани од уредот бидејќи PAD не смее да биде висока по соодветните VDDIx rampе долу.
5. Ако е наведено DEVRST_N, корисникот може да види ниска грешка на кој било излез В/И што се движи високо, а исто така надворешно се повлече преку отпорник на VDDI. За прample, со отпорник за повлекување од 1KΩ, ниска грешка која достигнува минимална јачина на звукtage од 0.4V со времетраење од 200 ns може да се појави пред излезот што се третира.

Забелешка: DEVRST_N не смее да се влече над VPP волtagд. За да се избегне горенаведеното, препорачливо е да се следат секвенците за вклучување и спуштање опишани во AC439: Упатства за дизајн и распоред на плоча за RTG4 FPGA Забелешка за апликација.

Историја на ревизии

Историјата на ревизии ги опишува промените што беа имплементирани во документот. Промените се наведени со ревизија, почнувајќи од тековната публикација.

Табела 3-1. Историја на ревизија

Ревизија	Датум	Опис
A	04/2022	• За време на тврдењето DEVRST_N, сите RTG4 I/Os ќе бидат тристатирани. Излезите што се движени високо од FPGA ткаенината и надворешно повлечени високо на плочката може да доживеат мал дефект пред да влезат во состојба на тристати. Дизајнот на таблата со такво излезно сценарио мора да се анализира за да се разбере влијанието на меѓусебните врски со излезите на FPGA што може да имаат дефект кога ќе се наведе DEVRST_N. За повеќе информации, видете Чекор 5 во делот 2.2. Размислувања за време на DEVRST_N тврдењето и исклучувањето. • Преименуван Намалување на делот 2.2. Размислувања за време на DEVRST_N тврдењето и исклучувањето. • Конвертирано во шаблон за микрочип.
2	02/2022	• Додадено е делот Power-Up. • Додадено е делот Power Sequencing.
1	07/2019	Првото објавување на овој документ.

Поддршка за FPGA за микрочип

Групата производи на Microchip FPGA ги поддржува своите производи со различни услуги за поддршка, вклучувајќи ги и услугите за клиенти, Центарот за техничка поддршка на клиентите, а webсајт и канцеларии за продажба низ целиот свет. На клиентите им се предлага да ги посетат онлајн ресурсите на Microchip пред да стапат во контакт со поддршката бидејќи е многу веројатно дека нивните прашања се веќе одговорени.
Контактирајте го Центарот за техничка поддршка преку webстраница на www.microchip.com/support. Спомнете го бројот на дел од уредот FPGA, изберете соодветна категорија на случај и прикачете дизајн fileпри креирање на случај за техничка поддршка.
Контактирајте со службата за корисници за нетехничка поддршка на производот, како што се цените на производите, надградбите на производите, информациите за ажурирање, статусот на нарачката и овластувањето.

• Од Северна Америка, јавете се на 800.262.1060
• остатокот од светот, јавете се на 650.318.4460
• Факс, од каде било во светот, 650.318.8044

Микрочипот Webсајт

Микрочип обезбедува онлајн поддршка преку нашата webсајт на www.microchip.com/. Ова webсајт се користи за да се направи fileи информации лесно достапни за клиентите. Некои од достапните содржини вклучуваат:

• Поддршка за производи – Листови со податоци и грешки, белешки за апликација и сampле програми, ресурси за дизајн, упатства за корисникот и документи за поддршка на хардверот, најнови изданија на софтвер и архивиран софтвер
• Општа техничка поддршка – Често поставувани прашања (ЧПП), барања за техничка поддршка, онлајн групи за дискусија, листа на членови на програмата за партнер за дизајн на микрочип
• Бизнис на микрочип – Водичи за избор на производи и нарачки, најнови соопштенија за печатот на Microchip, листа на семинари и настани, огласи за продажни канцеларии на Microchip, дистрибутери и фабрички претставници

Услуга за известување за промена на производот

Услугата за известување за промена на производот на Microchip им помага на клиентите да бидат актуелни за производите на Microchip. Претплатниците ќе добиваат известување по е-пошта секогаш кога има промени, ажурирања, ревизии или грешки поврзани со одредена фамилија на производи или алатка за развој од интерес.
За да се регистрирате, одете на www.microchip.com/pcn и следете ги упатствата за регистрација.

Поддршка за корисници

Корисниците на производите на Микрочип можат да добијат помош преку неколку канали:

• Дистрибутер или претставник
• Локална канцеларија за продажба
• Инженер за вградени решенија (ESE)
• Техничка поддршка

Клиентите треба да контактираат со нивниот дистрибутер, претставник или ESE за поддршка. Локалните канцеларии за продажба се исто така достапни за да им помогнат на клиентите. Во овој документ е вклучен список на продажни канцеларии и локации.
Техничката поддршка е достапна преку webсајт на: www.microchip.com/support

Функција за заштита на код на уреди со микрочип

Забележете ги следните детали за функцијата за заштита на кодот на производите на Microchip:

• Производите со микрочип ги исполнуваат спецификациите содржани во нивниот посебен лист со податоци за микрочипови.
• Микрочип верува дека неговата фамилија на производи е безбедна кога се користи на предвидениот начин, во рамките на работните спецификации и под нормални услови.
• Микрочипот ги вреднува и агресивно ги штити своите права на интелектуална сопственост. Обидите да се прекршат карактеристиките за заштита на кодот на производот на Microchip се строго забранети и може да го прекршат Законот за авторски права на дигиталниот милениум.
• Ниту Microchip ниту кој било друг производител на полупроводници не може да ја гарантира безбедноста на неговиот код. Заштитата на кодот не значи дека гарантираме дека производот е „нескршлив“. Заштитата на кодот постојано се развива. Микрочип е посветен на континуирано подобрување на карактеристиките за заштита на кодот на нашите производи.

Правно известување

• Оваа публикација и информациите овде може да се користат само со производите на Микрочип, вклучително и за дизајнирање, тестирање и интегрирање на производите на Микрочип со вашата апликација. Користењето на овие информации на кој било друг начин ги прекршува овие услови. Информациите за апликациите на уредот се обезбедени само за ваша погодност и може да бидат заменети
  со ажурирања. Ваша одговорност е да се осигурате дека вашата апликација ги исполнува вашите спецификации. Контактирајте ја локалната канцеларија за продажба на Microchip за дополнителна поддршка или добијте дополнителна поддршка на www.microchip.com/en-us/support/design-help/client-support-services.
• ОВАА ИНФОРМАЦИЈА СЕ ОБЕЗБЕДУВА МИКРОЧИП „КАКО ШТО Е“. МИКРОЧИП НЕ ПРАВИ НИКАКВИ ПРЕТСТАВУВАЊА ИЛИ ГАРАНЦИИ БИЛО ИЗРАЗНИ ИЛИ ИМПЛИЦИРАНИ, ПИСМЕНИ ИЛИ УСНИ, СТАТУТОРИ
  ИЛИ ПОинаку, ПОВРЗАНИ СО ИНФОРМАЦИИТЕ ВКЛУЧУВАЈЌИ, НО НЕ ОГРАНИЧЕНИ НА БИЛО ИМПЛИЦИРАНИ ГАРАНЦИИ ЗА НЕПРЕВРЕШУВАЊЕ, КОРИСТЕЊЕ И СООДВЕТНОСТ ЗА ПОСЕБНА НАМЕ, ИЛИ ОДНОСНА ОДНОС НА ГАРАНЦИЈАТА.
• ВО НИКОЈ СЛУЧАЈ МИКРОЧИПОТ НЕМА ДА СЕ ОДГОВАРА ЗА НИКАКВА ИНДИРЕКТНА, ПОСЕБНА, КАЗНЕТНА, ИНЦИДЕНТАЛНА ИЛИ СОСЕДНИЧКА ЗАГУБА, ШТЕТА, ТРОШОЦА ИЛИ ТРОШОВИ ОД БИЛО БИЛО ПОВРЗАН СО НАС, НИЕ ЗА НИЕ, ДУРИ И ДА Е СОВЕТЕН МИКРОЧИП ЗА МОЖНОСТА ИЛИ ШТЕТИТЕ СЕ ПРЕДВИДЕЛИ. ВО ЦЕЛОСНИОТ СТЕМЕН ДОЗВОЛЕН СО ЗАКОН, ВКУПНАТА ОДГОВОРНОСТ НА МИКРОЧИПОТ ЗА СИТЕ ПОБАРУВАЊА НА КАКОВ НАЧИН ПОВРЗАНИ СО ИНФОРМАЦИИТЕ ИЛИ НЕГОВАТА УПОТРЕБА НЕМА ДА ЈА НАДМИНАТ ВИСИНАТА НА НАДОМЕСТОЦИ, АКО ГИ ПОСТОЈАТ ТОА ШТО ГИ ПЛАТУВААТ ИНФОРМАЦИИ.
  Употребата на уредите со микрочип во апликациите за одржување во живот и/или за безбедност е целосно на ризик на купувачот, а купувачот се согласува да го брани, обештети и чува безопасниот Микрочип од сите штети, барања, тужби или трошоци кои произлегуваат од таквата употреба. Ниту една лиценца не се пренесува, имплицитно или на друг начин, според правата на интелектуална сопственост на Микрочип, освен ако не е поинаку наведено.

Заштитни знаци

• Името и логото на микрочипот, логото на Microchip, Adaptec, AnyRate, AVR, AVR логото, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, LANMDS, macky maXTouch, MediaLB, megaAVR, Microsemi, Microsemi лого, MOST, MOST лого, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 лого, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, лого, SST, SuperFST, , Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron и XMEGA се регистрирани заштитни знаци на Microchip Technology Incorporated во САД и други земји.
• AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC- Plus Wire logo, Quiet SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, WinPath и ZL се регистрирани заштитни знаци на Microchip Technology инкорпорирана во САД
• Потиснување на соседните клучеви, AKS, аналоген за-дигитално доба, кој било кондензатор, AnyIn, AnyOut, зголемено префрлување, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoPICAMDs, DYController. , ECAN, еспресо T1S, EtherGREEN, GridTime, IdealBridge, сериско програмирање во коло, ICSP, INICnet, интелигентно паралелизирање, поврзување меѓу чипови, JitterBlocker, копче на дисплеј, maxCrypto, максView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Сертифицирано лого, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Сезнајно генерирање кодови, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QREALMatri , Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect и ZENA се заштитни знаци на Microchip Technology инкорпорирана во
  САД и други земји.
• SQTP е сервисна ознака на Microchip Technology инкорпорирана во САД Логото Adaptec, Frequency on Demand, Silicon Storage Technology, Symmcom и Trusted Time се регистрирани заштитни знаци на Microchip Technology Inc. во други земји.
• GestIC е регистрирана трговска марка на Microchip Technology Germany II GmbH & Co. KG, подружница на Microchip Technology Inc., во други земји.
  Сите други трговски марки споменати овде се сопственост на нивните соодветни компании.
  © 2022, Microchip Technology Incorporated и нејзините подружници. Сите права се задржани.
  ISBN: 978-1-6683-0362-7

Систем за управување со квалитет

За информации во врска со системите за управување со квалитет на Microchip, посетете ја www.microchip.com/quality.

Продажба и сервис низ целиот свет

АМЕРИКА	АЗИЈА/ПАЦИФИК	АЗИЈА/ПАЦИФИК	ЕВРОПА
Корпоративна канцеларија 2355 Западен Чендлер бул. Чендлер, АЗ 85224-6199 тел: 480-792-7200 Факс: 480-792-7277 Техничка поддршка: www.microchip.com/support Web Адреса: www.microchip.com Атланта Дулут, ГА тел: 678-957-9614 Факс: 678-957-1455 Остин, Тексас тел: 512-257-3370 Бостон Вестборо, м-р Тел: 774-760-0087 Факс: 774-760-0088 Чикаго Итаска, ИЛ тел: 630-285-0071 Факс: 630-285-0075 Далас Адисон, ТХ тел: 972-818-7423 Факс: 972-818-2924 Детроит Нови, МИ тел: 248-848-4000 Хјустон, Тексас тел: 281-894-5983 Индијанаполис Ноблсвил, IN Тел: 317-773-8323 Факс: 317-773-5453 тел: 317-536-2380 Лос Анџелес Mission Viejo, Калифорнија Тел: 949-462-9523 Факс: 949-462-9608 тел: 951-273-7800 Рали, NC тел: 919-844-7510 Њујорк, Њујорк тел: 631-435-6000 Сан Хозе, Калифорнија тел: 408-735-9110 тел: 408-436-4270 Канада – Торонто тел: 905-695-1980 Факс: 905-695-2078	Австралија – Сиднеј Тел: 61-2-9868-6733 Кина – Пекинг Тел: 86-10-8569-7000 Кина - Ченгду Тел: 86-28-8665-5511 Кина - Чонгкинг Тел: 86-23-8980-9588 Кина – Донгуан Тел: 86-769-8702-9880 Кина – Гуангжу Тел: 86-20-8755-8029 Кина – Хангжу Тел: 86-571-8792-8115 Кина – Хонг Конг САР Тел: 852-2943-5100 Кина – Нанџинг Тел: 86-25-8473-2460 Кина – Кингдао Тел: 86-532-8502-7355 Кина – Шангај Тел: 86-21-3326-8000 Кина – Шенјанг Тел: 86-24-2334-2829 Кина – Шенжен Тел: 86-755-8864-2200 Кина - Суджоу Тел: 86-186-6233-1526 Кина – Вухан Тел: 86-27-5980-5300 Кина - Ксиан Тел: 86-29-8833-7252 Кина - Ксијамен Тел: 86-592-2388138 Кина – Жухаи Тел: 86-756-3210040	Индија - Бангалор Тел: 91-80-3090-4444 Индија - Њу Делхи Тел: 91-11-4160-8631 Индија - Пуна Тел: 91-20-4121-0141 Јапонија – Осака Тел: 81-6-6152-7160 Јапонија – Токио Тел: 81-3-6880- 3770 Кореја – Даегу Тел: 82-53-744-4301 Кореја – Сеул Тел: 82-2-554-7200 Малезија – Куала Лумпур Тел: 60-3-7651-7906 Малезија - Пенанг Тел: 60-4-227-8870 Филипини - Манила Тел: 63-2-634-9065 Сингапур Тел: 65-6334-8870 Тајван - Хсин Чу Тел: 886-3-577-8366 Тајван - Каосиунг Тел: 886-7-213-7830 Тајван - Тајпеј Тел: 886-2-2508-8600 Тајланд - Бангкок Тел: 66-2-694-1351 Виетнам – Хо Ши Мин Тел: 84-28-5448-2100	Австрија – Велс Тел: 43-7242-2244-39 Факс: 43-7242-2244-393 Данска – Копенхаген Тел: 45-4485-5910 Факс: 45-4485-2829 Финска – Еспо Тел: 358-9-4520-820 Франција – Париз Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Германија – Гарчинг Тел: 49-8931-9700 Германија – Хан Тел: 49-2129-3766400 Германија – Хајлброн Тел: 49-7131-72400 Германија – Карлсруе Тел: 49-721-625370 Германија – Минхен Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Германија – Розенхајм Тел: 49-8031-354-560 Израел - Раанана Тел: 972-9-744-7705 Италија – Милано Тел: 39-0331-742611 Факс: 39-0331-466781 Италија – Падова Тел: 39-049-7625286 Холандија – Друнен Тел: 31-416-690399 Факс: 31-416-690340 Норвешка – Трондхајм Тел: 47-72884388 Полска – Варшава Тел: 48-22-3325737 Романија – Букурешт Tel: 40-21-407-87-50 Шпанија – Мадрид Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Шведска – Гетенберг Tel: 46-31-704-60-40 Шведска – Стокхолм Тел: 46-8-5090-4654 Велика Британија - Вокингем Тел: 44-118-921-5800 Факс: 44-118-921-5820

© 2022 Microchip Technology Inc. и нејзините подружници

Документи / ресурси

Додаток MICROCHIP RTG4 Насоки за дизајн и распоред на табла RTG4 FPGA [pdf] Упатство за корисникот Додаток RTG4 Насоки за дизајн и распоред на табла RTG4 FPGA, RTG4, Додаток Упатства за дизајн и распоред на табла RTG4 FPGA, Упатства за дизајн и распоред

Референци

• Упатство за употреба