MICROCHIP RTG4 附錄 RTG4 FPGA 電路板設計和佈局指南用戶指南

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1 MICROCHIP RTG4 附錄 RTG4 FPGA 板設計與佈局指南

2 介紹

3 RTG4-DEV-KIT DDR3板佈局分析

MICROCHIP RTG4 附錄 RTG4 FPGA 板設計與佈局指南

介紹

AC439：RTG4 FPGA 應用筆記的電路板設計和佈局指南的附錄提供了補充信息，以強調修訂版 3 或更高版本中發布的 DDR9 長度匹配指南優先於用於 RTG4™ 開發套件的電路板佈局。最初，RTG4 開發套件僅適用於工程晶片 (ES)。首次發布後，該套件後來填充了標準 (STD) 速度等級和 -1 速度等級 RTG4 生產設備。零件號碼 RTG4-DEV-KIT 和 RTG4-DEV-KIT-1 分別配備 STD 速度等級和 -1 速度等級設備。
此外，該附錄還包含有關各種上電和斷電序列的設備 I/O 行為的詳細信息，以及正常操作期間的 DEVRST_N 斷言。

RTG4-DEV-KIT DDR3板佈局分析

RTG4 開發套件為兩個內置 RTG32 FDDR 控制器和 PHY 塊（FDDR East 和 West）中的每一個實現了 4 位數據和 3 位 ECC DDR4 接口。該接口在物理上被組織為五個數據字節通道。

此套件遵循 AC3：RTG439 FPGA 應用筆記的電路板設計和佈局指南的 DDR4 佈局指南部分中所述的 Fly-by 佈線方案。然而，由於該開發套件是在發布應用筆記之前設計的，因此它不符合應用筆記中描述的更新的長度匹配指南。在 DDR3 規格中，寫入交易 (DSS) 期間每個 DDR750 儲存裝置的資料選通 (DQS) 和 DDR3 時脈 (CK) 之間的偏差存在 +/- 3 ps 的限制。
當遵循 AC439 修訂版 9 或更高版本的應用筆記中的長度匹配指南時，RTG4 電路板佈局將在整個過程中滿足 -1 和 STD 速度等級器件的 tDQSS 限制，voltage、RTG4 生產設備支援的溫度 (PVT) 工作範圍。這是透過考慮 RTG4 引腳上的 DQS 和 CK 之間最壞情況的輸出偏差來實現的。具體來說，當使用
內建 RTG4 FDDR 控制器加上 PHY，在最壞的情況下，對於 -370 速度等級裝置，DQS 領先 CK 最大 1 ps；對於 STD 速度等級裝置，DQS 領先 CK 最大 447 ps。

根據表 1-1 所示的分析，在 RTG4 FDDR 的最壞情況操作條件下，RTG1-DEV-KIT-4 滿足每個儲存裝置的 tDQSS 限制。然而，如表 1-2 所示，在最壞的工作條件下，填充有 STD 速度等級 RTG4 裝置的 RTG4-DEV-KIT 佈局不滿足 Fly-by 拓撲中第四和第五記憶體裝置的 tDQSS對於RTG4 FDDR。一般來說，RTG4-DEV-KIT 在典型條件下使用，例如實驗室環境中的室溫。因此，這種最壞情況分析不適用於典型條件下使用的 RTG4-DEV-KIT。該分析作為前amp說明為什麼遵循 AC3 中列出的 DDR439 長度匹配指南很重要，這樣用戶板設計才能滿足飛行應用的 tDQSS。
進一步詳細說明這個前amp文件，並示範如何手動補償無法滿足 AC4 DDR439 長度匹配準則的 RTG3 板佈局，具有 STD 速度等級裝置的 RTG4-DEV-KIT 在最壞情況下仍然可以滿足每個儲存裝置的 tDQSS，因為內建RTG4 FDDR 控制器加上PHY 能夠靜態延遲每個資料位元組通道的DQS 訊號。此靜態移位可用於減少 tDQSS > 750 ps 的記憶體中 DQS 和 CK 之間的偏差。有關在寫入事務期間對 DQS 使用靜態延遲控制（在寄存器 REG_PHY_WR_DQS_SLAVE_RATIO 中）的更多信息，請參閱 UG0573：RTG4 FPGA 高速 DDR 介面用戶指南中的 DRAM 培訓部分。透過修改自動產生的 CoreABC FDDR 初始化程式碼來實例化具有自動初始化功能的 FDDR 控制器時，可以在 Libero® SoC 中使用此延遲值。類似的流程可以應用於每個儲存裝置上不符合 tDQSS 的使用者板佈局。

表 1-1。 -4 部件和 FDDR1 接口的 RTG1-DEV-KIT-1 tDQSS 計算評估

路徑分析	時鐘長度（密耳）	時鐘傳播延遲 (ps)	數據長度（密耳）	數據傳播延遲（ps）	CLKDQS 之間的區別由於路由（mils）	每個內存的 tDQSS，在電路板偏斜+FPGA DQSCLK 之後偏斜（ps）
FPGA-第一存儲器	2578	412.48	2196	351.36	61.12	431.12
FPGA-第二存儲器	3107	497.12	1936	309.76	187.36	557.36
FPGA-第三存儲器	3634	581.44	2231	356.96	224.48	594.48
FPGA-第四存儲器	4163	666.08	2084	333.44	332.64	702.64
FPGA-第四存儲器	4749	759.84	2848	455.68	304.16	674.16

筆記：在最壞的情況下，-4 裝置的 RTG3 FDDR DDR1 DQS-CLK 偏移量最大為 370 ps，最小為 242 ps。

表 1-2。 STD 部件和 FDDR4 接口的 RTG1-DEV-KIT tDQSS 計算評估

路徑分析	時鐘長度（密耳）	時鐘傳播延遲（PS）	數據長度（密耳）	資料傳播延遲 (ps)	CLKDQS 之間的區別由於路由（mils）	每個內存的 tDQSS，在電路板偏斜+FPGA DQSCLK 之後偏斜（ps）
FPGA-第一存儲器	2578	412.48	2196	351.36	61.12	508.12
FPGA-第二存儲器	3107	497.12	1936	309.76	187.36	634.36
FPGA-第三存儲器	3634	581.44	2231	356.96	224.48	671.48
FPGA-第四存儲器	4163	666.08	2084	333.44	332.64	779.64
FPGA-第四存儲器	4749	759.84	2848	455.68	304.16	751.16

筆記： 在最壞的情況下，STD 設備的 RTG4 FDDR DDR3 DQS-CLK 偏差最大為 447 ps，最小為 302 ps。
筆記：此分析中使用了 160 ps/inch 的電路板傳播延遲估計值，例如amp供參考。用戶板的實際板傳播延遲取決於所分析的具體板。

電源排序

AC439 的附錄：RTG4 FPGA 應用說明的電路板設計和佈局指南提供了補充信息，以強調遵循電路板設計指南的重要性。確保遵循有關加電和斷電的準則。

通電
下表列出了推薦的啟動用例及其相應的啟動指南。

表 2-1。加電指南

使用案例

順序要求

行為

筆記

DEVRST_N

在上電期間置為有效，直到所有 RTG4 電源都達到推薦的工作條件

沒有具體的amp- 需要訂單。供應商amp-up 必須單調上升。

一旦 VDD 和 VPP 達到活化閾值（VDD ~= 0.55V，VPP ~= 2.2V）並且

DEVRST_N 被釋放，POR 延遲計數器將運行

典型值約為 40 毫秒（最大值 50 毫秒），然後裝置加電至功能狀態符合圖 11 和

12 (DEVRST_N PUFT) 的

系統控制器使用者指南 (UG0576)。換句話說，從 DEVRST_N 被釋放起，該序列需要 40 ms + 1.72036 ms（典型值）。請注意，後續使用 DEVRST_N 不會等待

POR 計數器執行上電功能任務，因此此序列僅需 1.72036 ms（典型值）。

根據設計，上電期間輸出將被停用（即浮動）。一旦 POR 計數器

完成後，DEVRST_N 被釋放，所有 VDDI I/O 電源均已達到其值

~0.6V 閾值，然後 I/O 將處於三態並啟動弱上拉，直到輸出轉換為使用者控制（根據 UG11 的圖 12 和 0576）。上電期間必須保持低電平的關鍵輸出需要一個外部 1K 歐姆下拉電阻。

DEVRST_N

上拉至 VPP 和所有電源 ramp 大約在同一時間上升

VDDPLL 不能是

r 的最後一個電源amp 向上，並且必須達到推薦的最低操作音量tage 在最後一次供電前 (VDD

或 VDDI) 啟動 ramping up以防止PLL鎖定輸出

故障。有關如何使用 CCC/PLL READY_VDDPLL 的說明，請參閱 RTG4 時脈資源使用者指南 (UG0586)

輸入以消除 VDDPLL 電源的排序要求。將 SERDES_x_Lyz_VDDAIO 連接到與 VDD 相同的電源，或確保它們同時上電。

一旦 VDD 和 VPP 達到活化閾值（VDD ~= 0.55V，VPP ~= 2.2V），

50 ms POR 延遲計數器將運作。裝置加電至功能時序遵循

系統控制器使用者指南 (UG9) 的圖 10 和 0576 (VDD PUFT)。換句話說，總時間為 57.95636 毫秒。

根據設計，上電期間輸出將被停用（即浮動）。一旦 POR 計數器

完成後，DEVRST_N 被釋放，所有 VDDI IO 電源均已達到其值

~0.6V 閾值，然後 I/O 將處於三態並啟動弱上拉，直到輸出轉換為使用者控制（根據 UG9 的圖 10 和 0576）。上電期間必須保持低電平的關鍵輸出需要一個外部 1K 歐姆下拉電阻。

使用案例	順序要求	行為	筆記
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	場景列中列出的序列。 DEVRST_N 上拉至 VPP。	一旦 VDD 和 VPP 達到活化閾值（VDD ~= 0.55V，VPP ~= 2.2V），50ms POR 延遲計數器將運作。裝置加電至功能時序符合附圖 9 和 10（VDD PUFT）系統控制器使用者指南 (UG0576)。裝置上電序列和上電至功能時序的完成基於最後上電的 VDDI 電源。	根據設計，上電期間輸出將被停用（即浮動）。一旦 POR 計數器完成後，DEVRST_N 被釋放，所有 VDDI I/O 電源均已達到其值 ~0.6V 閾值，然後 IO 將進入三態並啟動弱上拉，直到輸出轉換為使用者控制（根據 UG9 的圖 10 和圖 0576）。在所有 VDDI 電源達到 ~0.6V 之前，上電期間不會啟動弱上拉。關鍵好處該序列的最後一個 VDDI 電源達到此啟動閾值不會啟動弱上拉，而是直接從停用模式轉換到使用者定義模式。這有助於最大限度地減少大多數 I/O Bank 由最後一個上升的 VDDI 供電的設計所需的外部 1K 下拉電阻的數量。對於由除最後一個上升的 VDDI 電源之外的任何 VDDI 電源供電的所有其他 I/O 組，在加電期間必須保持低電平的關鍵輸出需要一個外部 1K 歐姆下拉電阻。
等待至少 51ms ->
VDDI（所有 IO 銀行）
OR
VDD/ SERDES_VD DAIO ->
VPP/ VDDPLL/ 3.3V_VDDI ->
等待至少 51ms ->
電壓指數 (非3.3V_VD DI)

DEVRST_N 斷言和斷電期間的注意事項

如果未遵循 AC439：RTG4 FPGA 應用筆記指南的電路板設計和佈局指南，請重新view 以下細節：

對於表 2-2 中給定的斷電序列，用戶可能會看到 I/O 毛刺或浪湧和瞬態電流事件。

如客戶諮詢通知 (CAN) 19002.5 中所述，偏離 RTG4 數據表中推薦的斷電順序會在 1.2V VDD 電源上觸發瞬態電流。如果 3.3V VPP 電源為 ramp在 1.2V VDD 電源電壓之前降低，當 VPP 和 DEVRST_N（由 VPP 供電）達到大約 1.0V 時，將觀察到 VDD 上的瞬態電流。根據數據表建議，如果 VPP 最後斷電，則不會出現此瞬態電流。
1. 瞬態電流的大小和持續時間取決於 FPGA 中編程的設計、特定板去耦電容以及 1.2V 電壓的瞬態響應tag電子調節器。在極少數情況下，會觀察到高達 25A 的瞬態電流（或額定 30V VDD 電源上的 1.2 瓦）。由於此 VDD 瞬態電流在整個 FPGA 結構中的分佈特性（不限於特定區域）且持續時間短，因此如果斷電瞬態電流為 25A 或更低，則不存在可靠性問題。
2. 作為最佳設計實踐，請遵循數據表建議以避免瞬態電流。
I/O 毛刺可能約為 1.7V，持續 1.2 毫秒。
1. 可能會觀察到驅動低電平或三態的輸出上的高毛邊。
2. 可能會觀察到驅動高電平的輸出上的低毛邊（無法透過添加 1 KΩ 下拉來減輕低毛邊）。

斷電 VDDIx 首先允許從高電平到低電平的單調轉換，但輸出會短暫驅動為低電平，這會影響在 RTG4 VDDIx 斷電時嘗試從外部將輸出拉高的用戶板。 RTG4 要求 I/O 焊盤不得從外部驅動至高於 VDDIx 組電源電壓tag因此，如果將外部電阻器添加到另一個電源軌，它應該與 VDDIx 電源同時斷電。
表 2-2。不遵循 AC439 中推薦的斷電順序時的 I/O 毛刺情況

默認輸出狀態	電源電壓（1.2V）	VDDIx (<3.3V) VDDIx (3.3V)	電壓峰值 (3.3V)	DEVRST_N	掉電行為
					輸入/輸出故障	電流湧入
I/O 驅動為低電平或三態	Ramp 以任何順序在 VPP 之後下降		Ramp 先下來	綁定到 VPP	是的1	是的
	Ramp 在 DEVRST_N 斷言後以任何順序下降			在任何供應 r 之前斷言amp 向下	是的1	不
I/O 驅動高	Ramp 以任何順序在 VPP 之後下降		Ramp 先下來	綁定到 VPP	是的	是的
	Ramp 在 VPP 之前以任何順序下降		Ramp 最後一個	綁定到 VPP	2號	不
	Ramp 在 DEVRST_N 斷言後以任何順序下降			在任何供應 r 之前斷言amp 向下	是的	不

建議使用外部 1 KΩ 下拉電阻來減輕關鍵 I/O 上的高毛刺，此 I/O 在斷電期間必須保持低電平。
只有當 I/O 外部上拉到電源且保持 VPP r 供電時，才會觀察到低毛邊。amp下來了。然而，這違反了器件推薦的工作條件，因為在相應的 VDDIx r 之後 PAD 不得為高電平amp下來了。

如果 DEVRST_N 有效，用戶可能會在任何輸出 I/O 上看到低毛刺，該輸出 I/O 驅動為高電平並且還通過一個電阻從外部上拉至 VDDI。對於前ample，帶1KΩ上拉電阻，低毛刺達到最小voltag在處理輸出之前，可能會出現 0.4V 的電壓，持續時間為 200 ns。

筆記：DEVRST_N 不得拉至高於 VPP voltage.為了避免上述情況，強烈建議遵循 AC439：RTG4 FPGA 應用筆記的電路板設計和佈局指南中所述的加電和斷電順序。

修訂歷史

修訂歷史描述了文檔中實施的更改。更改按修訂列出，從當前出版物開始。

表 3-1。修訂記錄

修訂	日期	描述
A	04/2022	• 在DEVRST_N 置位期間，所有RTG4 I/O 將處於三態。由 FPGA 結構驅動為高電平並在板上外部拉高的輸出在進入三態條件之前可能會遇到低毛邊。必須分析具有此類輸出場景的電路板設計，以了解互連對 FPGA 輸出的影響，在 DEVRST_N 置位時可能會發生故障。有關詳細信息，請參閱部分中的步驟 5 2.2. DEVRST_N 置位和斷電期間的注意事項。 • 更名掉電到第 2.2 節。 DEVRST_N 斷言和斷電期間的注意事項。 • 轉換為Microchip 模板。
2	02/2022	• 新增了啟動部分。 • 新增了電源排序部分。
1	07/2019	本文檔的首次發布。

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馬來西亞–吉隆坡

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馬來西亞 – 檳城

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菲律賓 – 馬尼拉

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新加坡

電話：65-6334-8870

台灣 – 新竹

電話：886-3-577-8366

台灣 – 高雄

電話：886-7-213-7830

台灣 – 台北

電話：886-2-2508-8600

泰國 – 曼谷

電話：66-2-694-1351

越南——胡志明

電話：84-28-5448-2100

奧地利 - 韋爾斯

電話：43-7242-2244-39

傳真：43-7242-2244-393

丹麥 – 哥本哈根

電話：45-4485-5910

傳真：45-4485-2829

芬蘭 – 埃斯波

電話：358-9-4520-820

法國 – 巴黎

Tel: 33-1-69-53-63-20

Fax: 33-1-69-30-90-79

德國 – 加興

電話：49-8931-9700

德國 – 漢

電話：49-2129-3766400

德國 – 海爾布隆

電話：49-7131-72400

德國——卡爾斯魯厄

電話：49-721-625370

德國 – 慕尼黑

Tel: 49-89-627-144-0

Fax: 49-89-627-144-44

德國——羅森海姆

電話：49-8031-354-560

以色列——拉阿納納

電話：972-9-744-7705

意大利——米蘭

電話：39-0331-742611

傳真：39-0331-466781

意大利——帕多瓦

電話：39-049-7625286

荷蘭 – Drunen

電話：31-416-690399

傳真：31-416-690340

挪威 – 特隆赫姆

電話：47-72884388

波蘭 – 華沙

電話：48-22-3325737

羅馬尼亞 – 布加勒斯特

Tel: 40-21-407-87-50

西班牙 – 馬德里

Tel: 34-91-708-08-90

Fax: 34-91-708-08-91

瑞典——哥德堡

Tel: 46-31-704-60-40

瑞典 – 斯德哥爾摩

電話：46-8-5090-4654

英國 – 沃金厄姆

電話：44-118-921-5800

傳真：44-118-921-5820

文件/資源

MICROCHIP RTG4 附錄 RTG4 FPGA 板設計與佈局指南 [pdf] 使用者指南
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參考

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