Addendum MICROCHIP RTG4 Linee guida per la progettazione e il layout delle schede FPGA RTG4
Introduzione
Questo addendum alla nota applicativa AC439: Linee guida per la progettazione e il layout della scheda per FPGA RTG4 fornisce informazioni supplementari per sottolineare che le linee guida per la corrispondenza della lunghezza DDR3 pubblicate nella revisione 9 o successiva hanno la precedenza sul layout della scheda utilizzato per il kit di sviluppo RTG4™. Inizialmente, il kit di sviluppo RTG4 era disponibile solo con Engineering Silicon (ES). Dopo il rilascio iniziale, il kit è stato successivamente popolato con dispositivi di produzione RTG1 con grado di velocità standard (STD) e con grado di velocità -4. I codici RTG4-DEV-KIT e RTG4-DEV-KIT-1 vengono forniti rispettivamente con dispositivi con grado di velocità STD e -1.
Inoltre, questo addendum include dettagli sul comportamento I/O del dispositivo per varie sequenze di accensione e spegnimento, nonché l'asserzione DEVRST_N durante il normale funzionamento.
Analisi del layout della scheda RTG4-DEV-KIT DDR3
- Il kit di sviluppo RTG4 implementa un'interfaccia ECC DDR32 dati a 4 bit e 3 bit per ciascuno dei due controller FDDR RTG4 integrati e blocchi PHY (FDDR est e ovest). L'interfaccia è organizzata fisicamente in cinque corsie di byte di dati.
- Il kit segue lo schema di routing "fly by" come descritto nella sezione Linee guida per il layout DDR3 di AC439: Linee guida per la progettazione e il layout della scheda per la nota applicativa FPGA RTG4. Tuttavia, poiché questo kit di sviluppo è stato progettato prima della pubblicazione della nota applicativa, non è conforme alle linee guida aggiornate sulla corrispondenza della lunghezza descritte nella nota applicativa. Nelle specifiche DDR3, esiste un limite di +/- 750 ps sullo sfasamento tra data strobe (DQS) e clock DDR3 (CK) su ciascun dispositivo di memoria DDR3 durante una transazione di scrittura (DSS).
- Quando vengono seguite le linee guida sulla corrispondenza della lunghezza in AC439 revisione 9 o versioni successive della nota applicativa, il layout della scheda RTG4 soddisferà il limite tDQSS per entrambi i dispositivi con grado di velocità -1 e STD durante l'intero processo, voltage e intervallo operativo di temperatura (PVT) supportato dai dispositivi di produzione RTG4. Ciò si ottiene tenendo conto del disallineamento di uscita nel caso peggiore tra DQS e CK sui pin RTG4. Nello specifico, quando si utilizza il
controller RTG4 FDDR integrato più PHY, il DQS guida il CK di 370 ps al massimo per un dispositivo con grado di velocità -1 e il DQS guida il CK di 447 ps al massimo per un dispositivo con grado di velocità STD, nelle condizioni peggiori. - In base all'analisi mostrata nella Tabella 1-1, RTG4-DEV-KIT-1 soddisfa i limiti tDQSS su ciascun dispositivo di memoria, nelle condizioni operative peggiori per RTG4 FDDR. Tuttavia, come mostrato nella Tabella 1-2, il layout RTG4-DEV-KIT, popolato con dispositivi RTG4 con grado di velocità STD, non soddisfa tDQSS per il quarto e il quinto dispositivo di memoria nella topologia fly-by, nelle condizioni operative peggiori. per l'RTG4 FDDR. In generale, RTG4-DEV-KIT viene utilizzato in condizioni tipiche, come la temperatura ambiente in un ambiente di laboratorio. Pertanto, questa analisi del caso peggiore non è applicabile all'RTG4-DEV-KIT utilizzato in condizioni tipiche. L'analisi funge da exampEcco perché è importante seguire le linee guida sulla corrispondenza della lunghezza DDR3 elencate in AC439, in modo che il design di una scheda utente soddisfi tDQSS per un'applicazione di volo.
- Per approfondire ulteriormente questo example e dimostrare come compensare manualmente il layout di una scheda RTG4 che non può soddisfare le linee guida di corrispondenza della lunghezza DDR439 AC3, RTG4-DEV-KIT con dispositivi di velocità STD può comunque soddisfare tDQSS su ciascun dispositivo di memoria, nelle condizioni peggiori, perché il controller RTG4 FDDR integrato più PHY ha la capacità di ritardare staticamente il segnale DQS per corsia di byte di dati. Questo spostamento statico può essere utilizzato per ridurre la distorsione tra DQS e CK su un dispositivo di memoria che ha un tDQSS > 750 ps. Consultare la sezione Formazione sulla DRAM, in UG0573: Guida per l'utente delle interfacce DDR ad alta velocità RTG4 FPGA per ulteriori informazioni sull'utilizzo dei controlli di ritardo statici (nel registro REG_PHY_WR_DQS_SLAVE_RATIO) per DQS durante una transazione di scrittura. Questo valore di ritardo può essere utilizzato nel SoC Libero® quando si istanzia un controller FDDR con inizializzazione automatica modificando il codice di inizializzazione CoreABC FDDR generato automaticamente. Un processo simile può essere applicato al layout di una scheda utente che non soddisfa tDQSS su ciascun dispositivo di memoria.
Tabella 1-1. Valutazione del calcolo tDQSS RTG4-DEV-KIT-1 per -1 parti e interfaccia FDDR1
| Percorso analizzato | Lunghezza dell'orologio (mil) | Ritardo di propagazione dell'orologio (ps) | Lunghezza dati (mil) | Propagazione dei dati n
Ritardo (ps) |
Differenza tra CLKDQS
a causa del percorso (mil) |
tDQSS ad ogni memoria, dopo lo skew della scheda + FPGA DQSCLK
inclinare (ps) |
| FPGA-1a memoria | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 431.12 |
| FPGA-seconda memoria | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 557.36 |
| FPGA-terza memoria | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 594.48 |
| FPGA-4a memoria | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 702.64 |
| FPGA-5a memoria | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 674.16 |
Nota: Nelle condizioni peggiori, l'inclinazione RTG4 FDDR DDR3 DQS-CLK per i dispositivi -1 è di 370 ps massimo e 242 ps minimo.
Tabella 1-2. Valutazione del calcolo tDQSS di RTG4-DEV-KIT per parti STD e interfaccia FDDR1
| Percorso analizzato | Lunghezza dell'orologio (mil) | Ritardo di propagazione dell'orologio
(ps) |
Lunghezza dati (mil) | Ritardo propagazione dati (ps) | Differenza tra CLKDQS
a causa del percorso (mil) |
tDQSS ad ogni memoria, dopo lo skew della scheda + FPGA DQSCLK
inclinare (ps) |
| FPGA-1a memoria | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 508.12 |
| FPGA-seconda memoria | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 634.36 |
| FPGA-terza memoria | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 671.48 |
| FPGA-4a memoria | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 779.64 |
| FPGA-5a memoria | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 751.16 |
Nota: Nelle condizioni peggiori, lo skew RTG4 FDDR DDR3 DQS-CLK per i dispositivi STD è di 447 ps massimo e 302 ps minimo.
Nota: In questa analisi è stata utilizzata una stima del ritardo di propagazione della scheda di 160 ps/pollice, ad esample per riferimento. Il ritardo effettivo di propagazione della scheda per una scheda utente dipende dalla specifica scheda analizzata.
Sequenza di potenza
Questo addendum a AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note, fornisce informazioni supplementari, per sottolineare l'importanza di seguire le Board Design Guidelines. Assicurarsi che vengano seguite le linee guida relative all'accensione e allo spegnimento.
Potenziamento
La tabella seguente elenca i casi d'uso consigliati per l'accensione e le relative linee guida per l'accensione.
Tabella 2-1. Linee guida per l'accensione
| Caso d'uso | Requisito di sequenza | Comportamento | Appunti |
| DEVRST_N
Asserto durante l'accensione, finché tutti gli alimentatori RTG4 non hanno raggiunto le condizioni operative consigliate |
Nessuna r specificaampordine richiesto. Fornitura ramp-up deve salire in modo monotono. | Una volta che VDD e VPP raggiungono le soglie di attivazione (VDD ~= 0.55V, VPP ~= 2.2V) e
DEVRST_N viene rilasciato, verrà eseguito il contatore di ritardo POR ~40 ms tipici (50 ms max), quindi l'accensione del dispositivo per la funzionalità è conforme alle Figure 11 e 12 (DEVRST_N PUFT) del Guida per l'utente del controller di sistema (UG0576). In altre parole questa sequenza dura 40 ms + 1.72036 ms (tipico) dal punto in cui DEVRST_N è stato rilasciato. Si noti che l'uso successivo di DEVRST_N non attende il contatore POR per eseguire l'accensione delle attività funzionali e quindi questa sequenza richiede solo 1.72036 ms (tipico). |
Per impostazione predefinita, le uscite saranno disabilitate (cioè flottanti) durante l'accensione. Una volta che il contatore POR
è completato, DEVRST_N viene rilasciato e tutti gli alimentatori I/O VDDI hanno raggiunto il loro ~0.6 V, gli I/O verranno tristatati con il pull-up debole attivato, finché le uscite non passeranno al controllo utente, secondo le Figure 11 e 12 di UG0576. Le uscite critiche che devono rimanere basse durante l'accensione richiedono un resistore pull-down esterno da 1K ohm. |
| DEVRST_N
accostato a VPP e tutte le forniture ramp all'incirca nello stesso momento |
VDDPLL non deve essere il
ultima alimentazione a ramp up, e deve raggiungere il vol operativo minimo consigliatotage prima dell'ultima fornitura (VDD o VDDI) inizia ramping per impedire l'uscita di blocco PLL difetti. Consultare la Guida per l'utente delle risorse di clock RTG4 (UG0586) per una spiegazione su come utilizzare CCC/PLL READY_VDDPLL ingresso per rimuovere i requisiti di sequenziamento per l'alimentazione VDDPLL. Collega SERDES_x_Lyz_VDDAIO alla stessa alimentazione di VDD o assicurati che si accendano simultaneamente. |
Una volta che VDD e VPP raggiungono le soglie di attivazione (VDD ~= 0.55V, VPP ~= 2.2V)
Verrà eseguito il contatore del ritardo POR di 50 ms. L'accensione del dispositivo rispetta i tempi funzionali Figure 9 e 10 (VDD PUFT) della Guida per l'utente del regolatore del sistema (UG0576). In altre parole, il tempo totale è 57.95636 ms. |
Per impostazione predefinita, le uscite saranno disabilitate (cioè flottanti) durante l'accensione. Una volta che il contatore POR
è stato completato, DEVRST_N viene rilasciato e tutti gli alimentatori VDDI IO hanno raggiunto il loro ~0.6 V, gli I/O verranno tristatati con il pull-up debole attivato, finché le uscite non passeranno al controllo utente, secondo le Figure 9 e 10 di UG0576. Le uscite critiche che devono rimanere basse durante l'accensione richiedono un resistore pull-down esterno da 1K ohm. |
| Caso d'uso | Requisito di sequenza | Comportamento | Appunti |
| VDD/ SERDES_VD DAIO -> VPP/VDDPLL
-> |
Sequenza elencata nella colonna Scenario.
DEVRST_N viene richiamato su VPP. |
Una volta che VDD e VPP raggiungono le soglie di attivazione (VDD ~= 0.55V, VPP ~= 2.2V) i 50ms
Verrà eseguito il contatore del ritardo POR. L'accensione del dispositivo secondo i tempi funzionali è conforme alle figure 9 e 10 (VDD PUFT) del Guida per l'utente del controller di sistema (UG0576). Il completamento della sequenza di accensione del dispositivo e la temporizzazione funzionale dell'accensione si basano sull'ultimo alimentatore VDDI acceso. |
Per impostazione predefinita, le uscite saranno disabilitate (cioè flottanti) durante l'accensione. Una volta che il contatore POR
è completato, DEVRST_N viene rilasciato e tutti gli alimentatori I/O VDDI hanno raggiunto il loro ~0.6 V, gli IO verranno tristatati con pull-up debole attivato, finché le uscite non passeranno al controllo dell'utente, secondo le Figure 9 e 10 di UG0576. Nessuna attivazione pull-up debole durante l'accensione finché tutte le alimentazioni VDDI non raggiungono ~0.6 V. Il vantaggio chiave di questa sequenza è quella l'ultima fornitura VDDI che arriva questa soglia di attivazione non avrà il pull-up debole attivato e passerà invece direttamente dalla modalità disabilitata alla modalità definita dall'utente. Ciò può aiutare a ridurre al minimo il numero di resistori pull-down esterni da 1K richiesti per i progetti che hanno la maggior parte dei banchi I/O alimentati dall'ultimo VDDI a salire. Per tutti gli altri banchi I/O alimentati da qualsiasi alimentatore VDDI diverso dall'ultimo alimentatore VDDI ad aumentare, le uscite critiche che devono rimanere basse durante l'accensione richiedono un resistore pull-down esterno da 1 K-ohm. |
| Attendere almeno 51ms -> | |||
| VDDI (Tutti gli IO
banche) |
|||
| OR | |||
| VDD/ SERDES_VD DAIO -> | |||
| VPP/ VDDPLL/ 3.3V_VDDI -> | |||
| Attendere almeno 51ms -> | |||
| VDDI
(DI non 3.3V_VD) |
Considerazioni durante l'asserzione e lo spegnimento di DEVRST_N
Se AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note le linee guida non sono seguite, si prega di riview i seguenti dettagli:
- Per le sequenze di spegnimento indicate nella Tabella 2-2, l'utente può vedere problemi di I/O o eventi di corrente di spunto e transitori.
- Come indicato nella notifica di avviso al cliente (CAN) 19002.5, la deviazione dalla sequenza di spegnimento consigliata nella scheda tecnica RTG4 può attivare una corrente transitoria sull'alimentazione VDD da 1.2 V. Se l'alimentazione 3.3V VPP è rampprima dell'alimentazione a 1.2 V del VDD, si osserverà una corrente transitoria sul VDD poiché VPP e DEVRST_N (alimentati da VPP) raggiungono circa 1.0 V. Questa corrente transitoria non si verifica se il VPP viene spento per ultimo, secondo le raccomandazioni della scheda tecnica.
- L'entità e la durata della corrente transitoria dipendono dal progetto programmato nell'FPGA, dalla capacità di disaccoppiamento specifica della scheda e dalla risposta transitoria del volume da 1.2 V.tage regolatore. In rari casi è stata osservata una corrente transitoria fino a 25 A (o 30 Watt su un'alimentazione VDD nominale da 1.2 V). A causa della natura distribuita di questa corrente transitoria VDD sull'intera struttura FPGA (non localizzata in un'area specifica) e della sua breve durata, non vi sono problemi di affidabilità se il transitorio di spegnimento è pari o inferiore a 25 A.
- Come migliore pratica di progettazione, seguire le raccomandazioni della scheda tecnica per evitare la corrente transitoria.
- Glitch di I/O possono essere di circa 1.7 V per 1.2 ms.
- Potrebbero essere osservati problemi elevati sulle uscite che guidano Basso o Tristato.
- Si può osservare un basso glitch sulle uscite che guidano su Alto (il basso glitch non può essere mitigato aggiungendo un pull-down da 1 KΩ).
- Spegnere prima VDDIx consente la transizione monotona da Alto a Basso, ma l'uscita diventa brevemente bassa, il che influenzerebbe una scheda utente che tenta di portare l'uscita alta esternamente quando RTG4 VDDIx è spento. RTG4 richiede che i pad I/O non siano pilotati esternamente al di sopra del volume di fornitura del banco VDDIxtagPertanto, se un resistore esterno viene aggiunto a un'altra barra di alimentazione, dovrebbe spegnersi contemporaneamente all'alimentazione VDDIx.
Tabella 2-2. Scenari di glitch I/O quando non si segue la sequenza di spegnimento consigliata in AC439Stato di uscita predefinito VDD (1.2 V) VDDIx (<3.3V) VDDIx (3.3V) VPP (3.3V) DEVRST_N Comportamento allo spegnimento Errore di I/O Corrente di punta I/O guida basso o tristato Ramp giù dopo VPP in qualsiasi ordine Ramp prima giù Legato a VPP Sì1 SÌ Ramp down in qualsiasi ordine dopo l'asserzione DEVRST_N Affermato prima di qualsiasi fornitura ramp giù Sì1 NO I/O guida in alto Ramp giù dopo VPP in qualsiasi ordine Ramp prima giù Legato a VPP SÌ SÌ Ramp giù in qualsiasi ordine prima di VPP Ramp giù per ultimo Legato a VPP Numero 2 NO Ramp down in qualsiasi ordine dopo l'asserzione DEVRST_N Affermato prima di qualsiasi fornitura ramp giù SÌ NO - Si consiglia un resistore pull-down esterno da 1 KΩ per mitigare l'elevato glitch sugli I/O critici, che devono rimanere bassi durante lo spegnimento.
- Un basso glitch viene osservato solo per un I/O collegato esternamente a un alimentatore che rimane alimentato come VPP rampè giù. Tuttavia, questa è una violazione delle condizioni operative raccomandate dal dispositivo poiché il PAD non deve essere alto dopo il corrispondente VDDIx rampè giù.
- Se DEVRST_N viene asserito, l'utente potrebbe vedere un basso problema tecnico su qualsiasi I/O di uscita che sta guidando in alto e anche tirato su esternamente tramite un resistore a VDDI. Per esample, con una resistenza di pull-up da 1KΩ, un basso glitch raggiungendo un vol minimotagPrima che l'uscita venga trattata può verificarsi una tensione di 0.4 V con una durata di 200 ns.
Nota: DEVRST_N non deve essere tirato sopra il VPP voltage. Per evitare quanto sopra, si consiglia vivamente di seguire le sequenze di accensione e spegnimento descritte in AC439: Linee guida per la progettazione e il layout della scheda per la nota applicativa FPGA RTG4.
Cronologia delle revisioni
La cronologia delle revisioni descrive le modifiche che sono state implementate nel documento. Le modifiche sono elencate per revisione, a partire dalla pubblicazione corrente.
Tabella 3-1. Cronologia delle revisioni
| Revisione | Data | Descrizione |
| A | 04/2022 | • Durante l'asserzione DEVRST_N, tutti gli I/O RTG4 verranno tristatati. Le uscite pilotate in alto dalla struttura FPGA e tirate in alto dall'esterno sulla scheda potrebbero presentare un basso glitch prima di entrare nella condizione del tristato. È necessario analizzare un progetto di scheda con uno scenario di output di questo tipo per comprendere l'impatto delle interconnessioni agli output FPGA che potrebbero presentare problemi quando viene affermato DEVRST_N. Per ulteriori informazioni, vedere il passaggio 5 nella sezione
2.2. Considerazioni durante l'asserzione DEVRST_N e lo spegnimento. • Rinominato Spegnimento alla sezione 2.2. Considerazioni durante l'asserzione e lo spegnimento di DEVRST_N. • Convertito nel modello Microchip. |
| 2 | 02/2022 | • Aggiunta la sezione Power-Up.
• Aggiunta la sezione Sequenza di potenza. |
| 1 | 07/2019 | La prima pubblicazione di questo documento. |
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Contattare il Centro di assistenza tecnica tramite il websito all'indirizzo www.microchip.com/support. Indicare il numero di parte del dispositivo FPGA, selezionare la categoria del case appropriata e caricare il design files durante la creazione di un caso di supporto tecnico.
Contatta il servizio clienti per assistenza non tecnica sui prodotti, ad esempio prezzi dei prodotti, aggiornamenti dei prodotti, informazioni sull'aggiornamento, stato dell'ordine e autorizzazione.
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- Supporto tecnico generale – Domande frequenti (FAQ), richieste di supporto tecnico, gruppi di discussione online, elenco dei membri del programma dei partner di progettazione Microchip
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