MICROCHIP RTG4-tillägg RTG4 FPGAs riktlinjer för styrelsedesign och layout

Introduktion

Detta tillägg till AC439: Riktlinjer för kortdesign och layout för RTG4 FPGA Application Note, tillhandahåller kompletterande information för att understryka att DDR3-riktlinjerna för längdmatchning publicerade i version 9 eller senare har företräde framför kortlayouten som används för RTG4™-utvecklingssatsen. Inledningsvis var RTG4-utvecklingssatsen endast tillgänglig med Engineering Silicon (ES). Efter den första releasen fylldes satsen senare med standard (STD) hastighetsklass och -1 hastighetsklass RTG4 produktionsenheter. Artikelnummer, RTG4-DEV-KIT och RTG4-DEV-KIT-1 levereras med enheter med STD-hastighet respektive -1-hastighet.
Dessutom innehåller detta tillägg detaljer om enhetens I/O-beteende för olika uppstarts- och avstängningssekvenser, såväl som DEVRST_N-påstående under normal drift.

Analys av RTG4-DEV-KIT DDR3-kortlayout

• RTG4-utvecklingssatsen implementerar ett 32-bitars data- och 4-bitars ECC DDR3-gränssnitt för var och en av de två inbyggda RTG4 FDDR-kontrollerna och PHY-blocken (FDDR East and West). Gränssnittet är fysiskt organiserat som fem databytebanor.
• Satsen följer schemat för flyg för routing enligt beskrivningen i avsnittet DDR3-layoutriktlinjer i AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note. Men eftersom detta utvecklingspaket utformades innan applikationsnotisen publicerades, överensstämmer det inte med de uppdaterade längdmatchningsriktlinjerna som beskrivs i applikationsnoten. I DDR3-specifikationen finns det en gräns på +/- 750 ps för skevningen mellan datastroben (DQS) och DDR3-klockan (CK) vid varje DDR3-minnesenhet under en skrivtransaktion (DSS).
• När längdmatchningsriktlinjerna i AC439 revision 9 eller senare versioner av applikationsnoten följs, kommer RTG4-kortlayouten att uppfylla tDQSS-gränsen för både -1 och STD-hastighetsklassade enheter över hela processen, vol.tage, och temperatur (PVT) driftområde som stöds av RTG4-produktionsenheter. Detta uppnås genom att ta hänsyn till den värsta utgångsskeningen mellan DQS och CK vid RTG4-stiften. Närmare bestämt när du använder
  inbyggd RTG4 FDDR-kontroller plus PHY, DQS leder CK med max 370 ps för en enhet med -1 hastighet och DQS leder CK med maximalt 447 ps för en STD-hastighetsklassad enhet, i värsta förhållanden.
• Baserat på analysen som visas i Tabell 1-1, uppfyller RTG4-DEV-KIT-1 tDQSS-gränserna vid varje minnesenhet, i värsta fall för RTG4 FDDR. Men som visas i Tabell 1-2, uppfyller RTG4-DEV-KIT-layouten, fylld med STD-hastighetsklass RTG4-enheter, inte tDQSS för de fjärde och femte minnesenheterna i flygförbi-topologin, i värsta fall för RTG4 FDDR. I allmänhet används RTG4-DEV-KIT vid typiska förhållanden, såsom rumstemperatur i en labbmiljö. Därför är denna analys i värsta fall inte tillämplig på RTG4-DEV-KIT som används under typiska förhållanden. Analysen fungerar som ett exampLäs om varför det är viktigt att följa DDR3-riktlinjerna för längdmatchning som anges i AC439, så att en användarkortsdesign uppfyller tDQSS för en flygapplikation.
• För att ytterligare utveckla detta exampoch demonstrera hur man manuellt kompenserar för en RTG4-kortlayout som inte kan uppfylla AC439 DDR3-riktlinjerna för längdmatchning, kan RTG4-DEV-KIT med STD-hastighetsenheter fortfarande uppfylla tDQSS vid varje minnesenhet, i värsta fall, eftersom den inbyggda RTG4 FDDR-styrenheten plus PHY har förmågan att statiskt fördröja DQS-signalen per databytefil. Denna statiska förskjutning kan användas för att minska snedställningen mellan DQS och CK vid en minnesenhet som har en tDQSS > 750 ps. Se avsnittet DRAM Training, i UG0573: RTG4 FPGA High Speed ​​DDR Interface User Guide för mer information om hur du använder de statiska fördröjningskontrollerna (i registret REG_PHY_WR_DQS_SLAVE_RATIO) för DQS under en skrivtransaktion. Detta fördröjningsvärde kan användas i Libero® SoC när du instansierar en FDDR-styrenhet med automatisk initiering genom att modifiera den automatiskt genererade CoreABC FDDR-initieringskoden. En liknande process kan tillämpas på en användarkortslayout som inte uppfyller tDQSS vid varje minnesenhet.

Tabell 1-1. Utvärdering av RTG4-DEV-KIT-1 tDQSS-beräkning för -1 delar och FDDR1-gränssnitt

Sökvägen analyserad	Klocklängd (mil)	Klockutbredningsfördröjning (ps)	Datalängd (mil)	Datautbredning Fördröjning (ps)	Skillnaden mellan CLKDQS på grund av routing (mils)	tDQSS vid varje minne, efter kortskevning+FPGA DQSCLK skeva (ps)
FPGA-1:a minne	2578	412.48	2196	351.36	61.12	431.12
FPGA-2:a minne	3107	497.12	1936	309.76	187.36	557.36
FPGA-3:e minne	3634	581.44	2231	356.96	224.48	594.48
FPGA-4:e minne	4163	666.08	2084	333.44	332.64	702.64
FPGA-5:e minne	4749	759.84	2848	455.68	304.16	674.16

Notera: I värsta fall är RTG4 FDDR DDR3 DQS-CLK skevning för -1 enheter 370 ps maximalt och 242 ps minimum.

Tabell 1-2. Utvärdering av RTG4-DEV-KIT tDQSS-beräkning för STD-delar och FDDR1-gränssnitt

Sökvägen analyserad	Klocklängd (mil)	Klockutbredningsfördröjning (ps)	Datalängd (mil)	Datautbredningsfördröjning (ps)	Skillnaden mellan CLKDQS på grund av routing (mils)	tDQSS vid varje minne, efter kortskevning+FPGA DQSCLK skeva (ps)
FPGA-1:a minne	2578	412.48	2196	351.36	61.12	508.12
FPGA-2:a minne	3107	497.12	1936	309.76	187.36	634.36
FPGA-3:e minne	3634	581.44	2231	356.96	224.48	671.48
FPGA-4:e minne	4163	666.08	2084	333.44	332.64	779.64
FPGA-5:e minne	4749	759.84	2848	455.68	304.16	751.16

Notera:  I värsta fall är RTG4 FDDR DDR3 DQS-CLK skevhet för STD-enheter 447 ps maximalt och 302 ps minimum.
Notera: Uppskattning av fördröjningsfördröjning på 160 ps/tum har använts i denna analys example för referens. Den faktiska utbredningsfördröjningen för ett användarkort beror på det specifika kort som analyseras.

Power Sequencing

Detta tillägg till AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note, tillhandahåller kompletterande information för att understryka det kritiska att följa riktlinjerna för Board Design. Se till att riktlinjerna följs med avseende på Power-Up och Power-Down.

Power-Up
Följande tabell listar de rekommenderade användningsfallen för uppstart och deras motsvarande uppstartsriktlinjer.

Tabell 2-1. Riktlinjer för uppstart

Användningsfall	Sekvenskrav	Beteende	Anteckningar
DEVRST_N Säkerställs under uppstart tills alla RTG4-strömförsörjningar har uppnått rekommenderade driftsförhållanden	Inget specifikt ramp-up order krävs. Tillförsel ramp-up måste stiga monotont.	När VDD och VPP når aktiveringströskelvärdena (VDD ~= 0.55V, VPP ~= 2.2V) och DEVRST_N släpps, POR-fördröjningsräknaren kommer att köras ~40 ms typiskt (max 50 ms), sedan startas enheten för att fungera enligt figurerna 11 och 12 (DEVRST_N PUFT) av Användarhandbok för systemkontroller (UG0576). Med andra ord tar denna sekvens 40 ms + 1.72036 ms (typiskt) från punkten DEVRST_N har släppts. Observera att efterföljande användning av DEVRST_N inte väntar på POR-räknaren för att utföra uppstart till funktionella uppgifter och därför tar denna sekvens endast 1.72036 ms (typiskt).	Genom designen kommer utgångar att vara inaktiverade (dvs flytande) under uppstart. En gång POR-räknaren har slutförts, släpps DEVRST_N och alla VDDI I/O-tillbehör har nått sina ~0.6V tröskel, då kommer I/O:erna att tristatas med svag pull-up aktiverad, tills utgångarna övergår till användarkontroll, enligt figurerna 11 och 12 i UG0576. Kritiska utgångar som måste förbli låga under uppstart kräver ett externt 1K-ohm neddragningsmotstånd.
DEVRST_N dras upp till VPP och alla förnödenheter ramp upp ungefär samtidigt	VDDPLL får inte vara sista strömförsörjningen till ramp upp och måste nå den lägsta rekommenderade driftsvolymentage före den sista leveransen (VDD eller VDDI) startar rampupp för att förhindra PLL-låsutgång fel. Se RTG4 Clocking Resources User Guide (UG0586) för en förklaring av hur du använder CCC/PLL READY_VDDPLL ingång för att ta bort sekvenseringskraven för VDDPLL-strömförsörjningen. Koppla antingen SERDES_x_Lyz_VDDAIO till samma strömkälla som VDD, eller se till att de slås på samtidigt.	När VDD och VPP når aktiveringströskelvärdena (VDD ~= 0.55V, VPP ~= 2.2V) 50 ms POR-fördröjningsräknare kommer att köras. Enhetens uppstart till funktionell timing följer Figurerna 9 och 10 (VDD PUFT) i användarhandboken för systemkontroller (UG0576). Med andra ord är den totala tiden 57.95636 ms.	Genom designen kommer utgångar att vara inaktiverade (dvs flytande) under uppstart. En gång POR-räknaren har slutförts, DEVRST_N släpps och alla VDDI IO-tillbehör har nått sina ~0.6V tröskel, då kommer I/O:erna att tristatas med svag pull-up aktiverad, tills utgångarna övergår till användarkontroll, enligt figurerna 9 och 10 i UG0576. Kritiska utgångar som måste förbli låga under uppstart kräver ett externt 1K-ohm neddragningsmotstånd.

Användningsfall	Sekvenskrav	Beteende	Anteckningar
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	Sekvens listad i Scenario kolumn. DEVRST_N dras upp till VPP.	När VDD och VPP når aktiveringströskelvärdena (VDD ~= 0.55V, VPP ~= 2.2V) de 50ms POR-fördröjningsräknaren kommer att köras. Enhetens start till funktionell timing följer figurerna 9 och 10 (VDD PUFT) av Användarhandbok för systemkontroller (UG0576). Slutförandet av enhetens uppstartssekvens och uppstart till funktionell timing baseras på den senaste VDDI-källan som slogs på.	Genom designen kommer utgångar att vara inaktiverade (dvs flytande) under uppstart. En gång POR-räknaren har slutförts, släpps DEVRST_N och alla VDDI I/O-tillbehör har nått sina ~0.6V tröskel, då kommer IO:erna att tristateras med svag pull-up aktiverad, tills utgångarna övergår till användarkontroll, enligt figurerna 9 och 10 i UG0576. Ingen svag pull-up-aktivering under uppstart tills alla VDDI-tillförseln når ~0.6V. Den viktigaste fördelen av denna sekvens är den sista VDDI-källan som når Denna aktiveringströskel kommer inte att ha den svaga pull-upen aktiverad och kommer istället att övergå direkt från inaktiverat läge till användardefinierat läge. Detta kan hjälpa till att minimera antalet externa 1K neddragningsmotstånd som krävs för konstruktioner som har majoriteten av I/O-bankerna som drivs av den sista VDDI:n som ska stiga. För alla andra I/O-banker som drivs av någon annan VDDI-källa än den sista VDDI-källan som ska stiga, kräver de kritiska utsignalerna som måste förbli låga under uppstart ett externt 1K-ohm pull-down-motstånd.
Vänta minst 51ms ->
VDDI (Alla IO banker)
OR
VDD/ SERDES_VD DAIO ->
VPP/VDDPLL/ 3.3V_VDDI ->
Vänta minst 51ms ->
VDDI (icke-3.3V_VD DI)

 Överväganden under DEVRST_N Assertion och Power-Down

Om AC439: Riktlinjer för kortdesign och layout för RTG4 FPGA Application Note-riktlinjer inte följs, seview följande detaljer:

1. För de givna avstängningssekvenserna i Tabell 2-2 kan användaren se I/O-fel eller inrush och övergående strömhändelser.
2. Som anges i Customer Advisory Notification (CAN) 19002.5 kan avvikelse från avstängningssekvensen som rekommenderas i RTG4-databladet utlösa en transientström på 1.2V VDD-matningen. Om 3.3V VPP-matningen är rampsänkt före 1.2V VDD-matningen, kommer en transientström på VDD att observeras när VPP och DEVRST_N (drivs av VPP) når ungefär 1.0V. Denna transienta ström uppstår inte om VPP stängs av sist, enligt databladets rekommendation.
   1. Storleken och varaktigheten av den transienta strömmen beror på designen programmerad i FPGA:n, specifik kortavkopplingskapacitans och transientsvaret för 1.2V vol.tage regulator. I sällsynta fall har en transientström på upp till 25A (eller 30 Watt på en nominell 1.2V VDD-matning) observerats. På grund av den fördelade karaktären hos denna VDD-transientström över hela FPGA-tyget (inte lokaliserat till ett specifikt område), och dess korta varaktighet, finns det ingen tillförlitlighetsproblem om avstängningstransienten är 25A eller mindre.
   2. Som en bästa designpraxis, följ databladets rekommendation för att undvika transientström.
3. I/O-fel kan vara ungefär 1.7V under 1.2 ms.
   1. Höga fel på utgångar som driver Låg eller Tristate kan observeras.
   2. Låg glitch på utgångar som driver hög kan observeras (det låga felet kan inte mildras genom att lägga till en 1 KΩ pull-down).
4. Att stänga av VDDIx tillåter först den monotona övergången från hög till låg, men utgången blir kortvarig låg vilket skulle påverka ett användarkort som externt försöker dra utgången högt när RTG4 VDDIx stängs av. RTG4 kräver att I/O Pads inte drivs externt över VDDIx-banktillförseln voltagOm ett externt motstånd läggs till en annan strömskena bör den därför stängas av samtidigt med VDDIx-försörjningen.
   Tabell 2-2. I/O-felscenarier när de inte följer rekommenderad avstängningssekvens i AC439

   Standardutgångstillstånd	VDD (1.2V)	VDDIx (<3.3V) VDDIx (3.3V)	VPP (3.3V)	DEVRST_N	Power Down Beteende
   					I/O-fel	Aktuell In- Rush
   I/O-körning låg eller tristaterad	Ramp ner efter VPP i valfri ordning		Ramp ner först	Knuten till VPP	Ja1	Ja
   	Ramp ner i valfri ordning efter DEVRST_N-påståendet			Påstås före alla leveranser ramp ner	Ja1	Inga
   I/O kör högt	Ramp ner efter VPP i valfri ordning		Ramp ner först	Knuten till VPP	Ja	Ja
   	Ramp ner i valfri ordning före VPP		Ramp ner sist	Knuten till VPP	Nr 2	Inga
   	Ramp ner i valfri ordning efter DEVRST_N-påståendet			Påstås före alla leveranser ramp ner	Ja	Inga

   1. Ett externt 1 KΩ neddragningsmotstånd rekommenderas för att mildra det höga felet på kritiska I/O, som måste förbli låga under avstängning.
   2. En låg glitch observeras endast för en I/O som externt dras upp till en strömkälla som förblir strömförsörjd som VPP rampär nere. Detta är dock ett brott mot enhetens rekommenderade driftsförhållanden eftersom PAD inte får vara hög efter motsvarande VDDIx rampär nere.
5. Om DEVRST_N hävdas kan användaren se ett lågt fel på alla utgående I/O som driver högt och även externt dras upp via ett motstånd till VDDI. Till exempelample, med ett 1KΩ pull-up motstånd, en låg glitch som når en minimum voltage på 0.4V med en varaktighet på 200 ns kan förekomma innan utgången behandlas.

Notera: DEVRST_N får inte dras över VPP voltage. För att undvika ovanstående rekommenderas starkt att följa uppstarts- och avstängningssekvenserna som beskrivs i AC439: Riktlinjer för kortdesign och layout för RTG4 FPGA Application Note.

Revisionshistorik

Revisionshistoriken beskriver de ändringar som implementerades i dokumentet. Ändringarna listas efter revidering, med början i den aktuella publikationen.

Tabell 3-1. revisionshistorik

Revision	Datum	Beskrivning
A	04/2022	• Under DEVRST_N påstående kommer alla RTG4 I/O att tristateras. Utgångar som drivs högt av FPGA-tyget och externt dras högt på kortet kan uppleva en låg glitch innan de går in i tristate-tillståndet. En kortdesign med ett sådant utgångsscenario måste analyseras för att förstå effekten av sammankopplingar till FPGA-utgångar som kan ha fel när DEVRST_N hävdas. För mer information, se steg 5 i avsnittet 2.2. Överväganden under DEVRST_N Assertion och Power-Down. • Bytt namn Strömavbrott till avsnitt 2.2. Överväganden under DEVRST_N Assertion och Power-Down. • Konverterad till Microchip-mall.
2	02/2022	• Lade till avsnittet Power-Up. • Lade till avsnittet Power Sequencing.
1	07/2019	Den första publiceringen av detta dokument.

Microchip FPGA-stöd

Microchip FPGA-produktgruppen stödjer sina produkter med olika supporttjänster, inklusive kundtjänst, tekniskt kundsupportcenter, ett webwebbplats och försäljningskontor över hela världen. Kunder rekommenderas att besöka Microchips onlineresurser innan de kontaktar supporten eftersom det är mycket troligt att deras frågor redan har besvarats.
Kontakta tekniskt supportcenter via webwebbplats på www.microchip.com/support. Nämn FPGA-enhetens artikelnummer, välj lämplig fodralkategori och ladda upp design files när du skapar ett tekniskt supportärende.
Kontakta kundtjänst för icke-teknisk produktsupport, såsom produktpriser, produktuppgraderingar, uppdateringsinformation, orderstatus och auktorisering.

• Från Nordamerika, ring 800.262.1060
• resten av världen, ring 650.318.4460
• Faxa, från var som helst i världen, 650.318.8044

Mikrochippet Webplats

Microchip tillhandahåller onlinesupport via vår webplats på www.microchip.com/. Detta webwebbplats används för att göra files och information lätt tillgänglig för kunder. En del av det tillgängliga innehållet inkluderar:

• Produktsupport – Datablad och errata, ansökningsnoteringar och sample-program, designresurser, användarhandböcker och hårdvarustöddokument, senaste programvaruversioner och arkiverad programvara
• Allmän teknisk support – Vanliga frågor (FAQs), teknisk supportförfrågningar, diskussionsgrupper online, medlemslista för Microchip-designpartnerprogram
• Microchips verksamhet – Produktväljare och beställningsguider, senaste pressmeddelanden från Microchip, lista över seminarier och evenemang, listor över Microchips försäljningskontor, distributörer och fabriksrepresentanter

Produktändringsmeddelandetjänst

Microchips meddelandetjänst för produktändringar hjälper till att hålla kunderna uppdaterade om Microchips produkter. Prenumeranter kommer att få e-postmeddelanden närhelst det finns ändringar, uppdateringar, revideringar eller fel relaterade till en specificerad produktfamilj eller utvecklingsverktyg av intresse.
För att registrera dig, gå till www.microchip.com/pcn och följ registreringsanvisningarna.

Kundsupport

Användare av Microchip-produkter kan få hjälp via flera kanaler:

• Distributör eller representant
• Lokalt försäljningskontor
• Embedded Solutions Engineer (ESE)
• Teknisk support

Kunder bör kontakta sin distributör, representant eller ESE för support. Lokala försäljningskontor finns också tillgängliga för att hjälpa kunder. En lista över försäljningskontor och platser ingår i detta dokument.
Teknisk support är tillgänglig via webwebbplats på: www.microchip.com/support

Mikrochip-enheter kodskyddsfunktion

Observera följande detaljer om kodskyddsfunktionen på Microchip-produkter:

• Microchip-produkter uppfyller specifikationerna i deras specifika Microchip-datablad.
• Microchip anser att dess familj av produkter är säkra när de används på avsett sätt, inom driftsspecifikationer och under normala förhållanden.
• Microchip värdesätter och skyddar aggressivt dess immateriella rättigheter. Försök att bryta mot kodskyddsfunktionerna i Microchip-produkten är strängt förbjudna och kan bryta mot Digital Millennium Copyright Act.
• Varken Microchip eller någon annan halvledartillverkare kan garantera säkerheten för sin kod. Kodskydd betyder inte att vi garanterar att produkten är "okrossbar". Kodskyddet utvecklas ständigt. Microchip har åtagit sig att kontinuerligt förbättra kodskyddsfunktionerna i våra produkter.

Rättsligt meddelande

• Denna publikation och informationen häri får endast användas med Microchip-produkter, inklusive för att designa, testa och integrera Microchip-produkter med din applikation. Användning av denna information på något annat sätt bryter mot dessa villkor. Information om enhetsapplikationer tillhandahålls endast för din bekvämlighet och kan komma att ersättas
  genom uppdateringar. Det är ditt ansvar att se till att din ansökan uppfyller dina specifikationer. Kontakta ditt lokala Microchip-försäljningskontor för ytterligare support eller få ytterligare support på www.microchip.com/en-us/support/design-help/client-support-services.
• DENNA INFORMATION TILLHANDAHÅLLS AV MICROCHIP "I BEFINTLIGT SKICK". MICROCHIP GÖR INGA REPRESSENTATIONER ELLER GARANTIER AV NÅGOT SLAG VARKEN UTTRYCKLIGA ELLER UNDERFÖRSTÅDDA, SKRIFTLIGA ELLER MUNTLIGA, LAGSTAD
  ELLER PÅ ANNAT SÄTT RELATERAD TILL INFORMATIONEN INKLUSIVE MEN INTE BEGRÄNSAT TILL NÅGRA UNDERFÖRSTÅDDA GARANTIER OM ICKE-INTRÄDE, SÄLJBARHET OCH LÄMPLIGHET FÖR ETT SÄRSKILT ÄNDAMÅL, ELLER GARANTIER RELATERADE TILL DESS TILLSTÅND, KVALITET.
• UNDER INGA OMSTÄNDIGHETER KOMMER MICROCHIP ANSVARIGT FÖR NÅGON INDIREKTA, SÄRSKILDA, STRAFFANDE, OAVSIKTLIGA ELLER FÖLJDLIG FÖRLUST, SKADA, KOSTNAD ELLER KOSTNADER AV NÅGOT SLAG SOM HELST SAMMANFATTAS TILL INFORMATIONEN ELLER DESS ANVÄNDNING, OAVSETT OAVSETT OAVSETT MÖJLIGHETEN ELLER SKADOR ÄR FÖRUTSÅBARA. I FULLSTÄNDIG UTSTRÄCKNING SOM TILLÅTS AV LAGEN KOMMER MICROCHIPS TOTALA ANSVAR PÅ ALLA ANSVAR PÅ NÅGOT SÄTT relaterade till INFORMATIONEN ELLER DESS ANVÄNDNING INTE ÖVERSKRIVA BELÖPET AV AVGIFTER, OM NÅGRA, SOM DU HAR BETALAT DIREKT FÖR INFORMATIONOCHIPEN.
  Användning av Microchip-enheter i livsuppehållande och/eller säkerhetsapplikationer sker helt och hållet på köparens risk, och köparen samtycker till att försvara, gottgöra och hålla Microchip ofarligt från alla skador, anspråk, processer eller utgifter som härrör från sådan användning. Inga licenser överförs, vare sig underförstått eller på annat sätt, under några Microchips immateriella rättigheter om inte annat anges.

Varumärken

• Mikrochipets namn och logotyp, Microchip-logotypen, Adaptec, AnyRate, AVR, AVR-logotypen, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logotyp, MOST, MOST logotyp, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logotyp, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash , Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron och XMEGA är registrerade varumärken som tillhör Microchip Technology Incorporated i USA och andra länder.
• AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logotyp, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, WinPath och ZL är registrerade varumärken som tillhör Microchip Technology Incorporated i USA
• Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic DAMage Matching , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programmering, ICSP, INICnet, Intelligent Paralleling, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logotyp, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL . , Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect och ZENA är varumärken som tillhör Microchip Technology Incorporated i
  USA och andra länder.
• SQTP är ett servicemärke som tillhör Microchip Technology Incorporated i USA. Adaptec-logotypen, Frequency on Demand, Silicon Storage Technology, Symmcom och Trusted Time är registrerade varumärken som tillhör Microchip Technology Inc. i andra länder.
• GestIC är ett registrerat varumärke som tillhör Microchip Technology Germany II GmbH & Co. KG, ett dotterbolag till Microchip Technology Inc., i andra länder.
  Alla andra varumärken som nämns här tillhör sina respektive företag.
  © 2022, Microchip Technology Incorporated och dess dotterbolag. Alla rättigheter förbehållna.
  ISBN: 978-1-6683-0362-7

Kvalitetsledningssystem

För information om Microchips kvalitetsledningssystem, besök www.microchip.com/quality.

Världsomspännande försäljning och service

AMERIKA	ASIEN/Stillahavsområdet	ASIEN/Stillahavsområdet	EUROPA
Företagskontor 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Teknisk support: www.microchip.com/support Web Adress: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 Fax: 905-695-2078	Australien – Sydney Tel: 61-2-9868-6733 Kina – Peking Tel: 86-10-8569-7000 Kina – Chengdu Tel: 86-28-8665-5511 Kina – Chongqing Tel: 86-23-8980-9588 Kina – Dongguan Tel: 86-769-8702-9880 Kina – Guangzhou Tel: 86-20-8755-8029 Kina – Hangzhou Tel: 86-571-8792-8115 Kina – Hong Kong SAR Tel: 852-2943-5100 Kina – Nanjing Tel: 86-25-8473-2460 Kina – Qingdao Tel: 86-532-8502-7355 Kina – Shanghai Tel: 86-21-3326-8000 Kina – Shenyang Tel: 86-24-2334-2829 Kina – Shenzhen Tel: 86-755-8864-2200 Kina – Suzhou Tel: 86-186-6233-1526 Kina – Wuhan Tel: 86-27-5980-5300 Kina – Xian Tel: 86-29-8833-7252 Kina – Xiamen Tel: 86-592-2388138 Kina – Zhuhai Tel: 86-756-3210040	Indien – Bangalore Tel: 91-80-3090-4444 Indien – New Delhi Tel: 91-11-4160-8631 Indien - Pune Tel: 91-20-4121-0141 Japan – Osaka Tel: 81-6-6152-7160 Japan – Tokyo Tel: 81-3-6880- 3770 Korea – Daegu Tel: 82-53-744-4301 Korea – Seoul Tel: 82-2-554-7200 Malaysia - Kuala Lumpur Tel: 60-3-7651-7906 Malaysia – Penang Tel: 60-4-227-8870 Filippinerna – Manila Tel: 63-2-634-9065 Singapore Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan - Taipei Tel: 886-2-2508-8600 Thailand – Bangkok Tel: 66-2-694-1351 Vietnam – Ho Chi Minh Tel: 84-28-5448-2100	Österrike – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Danmark – Köpenhamn Tel: 45-4485-5910 Fax: 45-4485-2829 Finland – Esbo Tel: 358-9-4520-820 Frankrike – Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Tyskland – Garching Tel: 49-8931-9700 Tyskland – Haan Tel: 49-2129-3766400 Tyskland – Heilbronn Tel: 49-7131-72400 Tyskland – Karlsruhe Tel: 49-721-625370 Tyskland – München Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Tyskland – Rosenheim Tel: 49-8031-354-560 Israel – Ra'anana Tel: 972-9-744-7705 Italien – Milano Tel: 39-0331-742611 Fax: 39-0331-466781 Italien – Padova Tel: 39-049-7625286 Nederländerna – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Norge – Trondheim Tel: 47-72884388 Polen – Warszawa Tel: 48-22-3325737 Rumänien – Bukarest Tel: 40-21-407-87-50 Spanien - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Sverige – Göteborg Tel: 46-31-704-60-40 Sverige – Stockholm Tel: 46-8-5090-4654 Storbritannien – Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820

© 2022 Microchip Technology Inc. och dess dotterbolag

Dokument/resurser

MICROCHIP RTG4-tillägg RTG4 FPGAs riktlinjer för styrelsedesign och layout [pdf] Användarhandbok RTG4-tillägg RTG4 FPGAs riktlinjer för utformning och layout av brädet, RTG4, tillägg RTG4 FPGAs riktlinjer för bräddesign och layout, riktlinjer för design och layout

Referenser

• Användarmanual