MICROCHIP RTG4 Addendum RTG4 FPGAs Konsèy Konsepsyon ak Gid Layout
Entwodiksyon
Additif sa a nan AC439: Gid Konsepsyon ak Dispozisyon Konsèy pou Remak Aplikasyon RTG4 FPGA, bay enfòmasyon siplemantè, pou mete aksan sou direktiv matche longè DDR3 ki te pibliye nan revizyon 9 oswa pita yo pran priyorite sou layout tablo yo itilize pou twous devlopman RTG4™. Okòmansman, twous devlopman RTG4 te disponib sèlman ak Silisyòm Jeni (ES). Apre premye lage, twous la te peple ak aparèy pwodiksyon estanda (STD) ak -1 vitès klas RTG4. Nimewo pati, RTG4-DEV-KIT ak RTG4-DEV-KIT-1 vini ak aparèy vitès STD ak -1 vitès, respektivman.
Anplis de sa, adisyon sa a gen ladan detay sou konpòtman I/O aparèy pou divès sekans pouvwa-up ak pouvwa-desann, osi byen ke, deklarasyon DEVRST_N pandan operasyon nòmal.
Analiz de RTG4-DEV-KIT DDR3 Komisyon Konsèy Layout
- Twous devlopman RTG4 aplike yon koòdone done 32-bit ak 4-bit ECC DDR3 pou chak nan de kontwolè RTG4 FDDR ak blòk PHY (FDDR East ak West). Se koòdone nan fizikman òganize kòm senk liy done byte.
- Twous la swiv konplo volè pa routage jan sa dekri nan seksyon DDR3 Layout Guidelines nan AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note. Sepandan, piske twous devlopman sa a te fèt anvan li te pibliye nòt aplikasyon an, li pa konfòme li ak direktiv ki mete ajou longè matche yo dekri nan nòt aplikasyon an. Nan spesifikasyon DDR3 a, gen yon limit +/- 750 ps sou skew ki genyen ant done strobe (DQS) ak revèy DDR3 (CK) nan chak aparèy memwa DDR3 pandan yon tranzaksyon ekri (DSS).
- Lè yo swiv direktiv ki matche longè yo nan AC439 revizyon 9 oswa vèsyon pita nan nòt aplikasyon an, Layout tablo RTG4 la pral satisfè limit tDQSS pou tou de -1 ak aparèy vitès STD atravè tout pwosesis la, vol.tage, ak tanperati (PVT) ranje opere sipòte pa aparèy pwodiksyon RTG4. Sa a se akonpli pa faktè nan pi move-ka pwodiksyon skew ant DQS ak CK nan broch yo RTG4. Espesyalman, lè w ap itilize a
bati-RTG4 FDDR kontwolè plis PHY, DQS mennen CK pa 370 ps maksimòm pou yon aparèy klas vitès -1 ak DQS mennen CK pa 447 ps maksimòm pou yon aparèy klas vitès STD, nan kondisyon ki pi move. - Dapre analiz yo montre nan Tablo 1-1, RTG4-DEV-KIT-1 satisfè limit tDQSS nan chak aparèy memwa, nan kondisyon fonksyònman ki pi move pou RTG4 FDDR la. Sepandan, jan yo montre nan Tablo 1-2, Layout RTG4-DEV-KIT la, ki peple ak aparèy STD vitès RTG4, pa satisfè tDQSS pou katriyèm ak senkyèm aparèy memwa nan topoloji fly-by la, nan kondisyon fonksyònman ki pi mal la. pou RTG4 FDDR la. An jeneral, RTG4-DEV-KIT yo itilize nan kondisyon tipik, tankou tanperati chanm nan yon anviwònman laboratwa. Se poutèt sa, analiz pi move ka sa a pa aplikab pou RTG4-DEV-KIT yo itilize nan kondisyon tipik yo. Analiz la sèvi kòm yon ansyenampKi rezon ki fè li enpòtan pou swiv direktiv matche longè DDR3 ki nan lis AC439, pou yon konsepsyon tablo itilizatè satisfè tDQSS pou yon aplikasyon vòl.
- Pou plis elabore sou ansyen sa aample, epi demontre kijan pou konpanse manyèlman pou yon Layout tablo RTG4 ki pa ka satisfè direktiv matche longè AC439 DDR3 yo, RTG4-DEV-KIT ak aparèy klas vitès STD ka toujou satisfè tDQSS nan chak aparèy memwa, nan kondisyon ki pi mal la, paske bati-an RTG4 FDDR kontwolè a plis PHY gen kapasite nan retade estatik siyal DQS la pou chak liy byte done. Chanjman estatik sa a ka itilize pou redwi skew ant DQS ak CK nan yon aparèy memwa ki gen yon tDQSS > 750 ps. Gade seksyon Fòmasyon DRAM, nan UG0573: RTG4 FPGA High Speed DDR Interfaces User Guide pou plis enfòmasyon sou itilizasyon kontwòl reta estatik (nan anrejistre REG_PHY_WR_DQS_SLAVE_RATIO) pou DQS pandan yon tranzaksyon ekri. Valè reta sa a ka itilize nan Libero® SoC lè w enstansye yon kontwolè FDDR ak inisyalizasyon otomatik lè w modifye kòd inisyalizasyon CoreABC FDDR oto-pwodwi a. Yon pwosesis menm jan an ka aplike nan yon layout tablo itilizatè ki pa satisfè tDQSS nan chak aparèy memwa.
Tablo 1-1. Evalyasyon kalkil tDQSS RTG4-DEV-KIT-1 pou -1 pati ak koòdone FDDR1
| Chemen Analize | Longè revèy (mils) | Reta pwopagasyon revèy (ps) | Longè Done (mils) | Pwopagasyon Done n
Reta (ps) |
Diferans ant CLKDQS
akòz routage (mils) |
tDQSS nan chak memwa, apre tablo skew + FPGA DQSCLK
skew (ps) |
| FPGA-1ye memwa | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 431.12 |
| FPGA-2yèm memwa | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 557.36 |
| FPGA-3yèm memwa | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 594.48 |
| FPGA-4yèm memwa | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 702.64 |
| FPGA-5yèm memwa | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 674.16 |
Remak: Nan pi move kondisyon, RTG4 FDDR DDR3 DQS-CLK skew pou -1 aparèy se 370 ps maksimòm ak 242 ps minimòm.
Tablo 1-2. Evalyasyon kalkil RTG4-DEV-KIT tDQSS pou pati STD ak koòdone FDDR1
| Chemen Analize | Longè revèy (mils) | Reta pwopagasyon revèy
(ps) |
Longè Done (mils) | Reta pwopagasyon done (ps) | Diferans ant CLKDQS
akòz routage (mils) |
tDQSS nan chak memwa, apre tablo skew + FPGA DQSCLK
skew (ps) |
| FPGA-1ye memwa | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 508.12 |
| FPGA-2yèm memwa | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 634.36 |
| FPGA-3yèm memwa | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 671.48 |
| FPGA-4yèm memwa | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 779.64 |
| FPGA-5yèm memwa | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 751.16 |
Nòt: Nan pi move kondisyon, RTG4 FDDR DDR3 DQS-CLK skew pou aparèy STD se 447 ps maksimòm ak 302 ps minimòm.
Remak: Yo te itilize estimasyon reta pwopagasyon Komisyon Konsèy 160 ps/pous nan analiz sa a ekzample pou referans. Reta pwopagasyon tablo aktyèl la pou yon tablo itilizatè depann de tablo espesifik ke yo te analize.
Sekans pouvwa
Additif sa a nan AC439: Konsèy Konsepsyon ak Layout Gid pou RTG4 FPGA Aplikasyon Remak, bay enfòmasyon siplemantè, pou mete aksan sou enpòtans pou swiv Gid Konsepsyon Komisyon Konsèy yo. Asire yo swiv direktiv yo anrapò ak Power-Up ak Power-Down.
Pouvwa-up
Tablo ki anba la a bay yon lis ka itilizasyon pouvwa-up ki rekòmande yo ak direktiv korespondan pou pouvwa-up yo.
Tablo 2-1. Gid pou pouvwa-up
| Sèvi ak ka | Kondisyon pou sekans | Konpòtman | Nòt |
| DEVRST_N
Afime pandan pouvwa-up, jiskaske tout ekipman elektrik RTG4 yo rive nan kondisyon operasyon rekòmande |
Pa gen r espesifikamp-up lòd obligatwa. Pwovizyon pou ramp-up dwe monte monotone. | Yon fwa VDD ak VPP rive nan papòt aktivasyon (VDD ~= 0.55V, VPP ~= 2.2V) ak
DEVRST_N lage, Counter Reta POR ap kouri pou ~40ms tipik (50ms max), Lè sa a, aparèy pouvwa-up nan fonksyonèl respekte Figi 11 ak 12 (DEVRST_N PUFT) nan Gid Itilizatè System Controller (UG0576). Nan lòt mo sekans sa a pran 40 ms + 1.72036 ms (tipik) soti nan pwen an DEVRST_N te lage. Remake byen ke itilizasyon ki vin apre DEVRST_N pa tann kontwa POR a fè pouvwa-up nan travay fonksyonèl e konsa sekans sa a pran sèlman 1.72036 ms (tipik). |
Dapre konsepsyon, pwodiksyon yo pral enfim (sa vle di flote) pandan pouvwa-up. Yon fwa kontwa POR a
fini, DEVRST_N lage epi tout founiti I/O VDDI rive jwenn yo ~0.6V papòt, Lè sa a, I/O yo pral tristated ak rale-up fèb aktive, jiskaske rezilta yo tranzisyon nan kontwòl itilizatè, dapre Figi 11 ak 12 nan UG0576. Pwodiksyon kritik ki dwe rete ba pandan pouvwa-up mande pou yon rezistans ekstèn rale desann 1K-ohm. |
| DEVRST_N
rale-up nan VPP ak tout pwovizyon ramp leve nan apeprè menm tan an |
VDDPLL pa dwe la
dènye pouvwa-founi pou ramp leve, epi yo dwe rive nan minimòm rekòmande opere voltage anvan dènye rezèv la (VDD oswa VDDI) kòmanse ramping jiska anpeche pwodiksyon PLL fèmen pepen. Gade Gid Itilizatè RTG4 Clocking Resources (UG0586) pou yon eksplikasyon sou kijan pou itilize CCC/PLL READY_VDDPLL. opinyon yo retire kondisyon yo sekans pou ekipman pou pouvwa VDDPLL la. Swa mare SERDES_x_Lyz_VDDAIO a menm rezèv ak VDD, oswa asire yo pouvwa-up ansanm. |
Yon fwa VDD ak VPP rive nan papòt aktivasyon (VDD ~= 0.55V, VPP ~= 2.2V) la
Kontwatè reta POR 50 ms ap kouri. Aparèy pouvwa-up nan distribisyon fonksyonèl respekte Figi 9 ak 10 (VDD PUFT) nan Gid Itilizatè System Controller (UG0576). Nan lòt mo, tan total se 57.95636 ms. |
Dapre konsepsyon, pwodiksyon yo pral enfim (sa vle di flote) pandan pouvwa-up. Yon fwa kontwa POR a
fini, DEVRST_N lage epi tout founiti VDDI IO yo rive jwenn yo ~0.6V papòt, Lè sa a, I/O yo pral tristated ak rale-up fèb aktive, jiskaske rezilta yo tranzisyon nan kontwòl itilizatè, dapre Figi 9 ak 10 nan UG0576. Pwodiksyon kritik ki dwe rete ba pandan pouvwa-up mande pou yon rezistans ekstèn rale desann 1K-ohm. |
| Sèvi ak ka | Kondisyon pou sekans | Konpòtman | Nòt |
| VDD/ SERDES_VD DAIO -> VPP/VDDPLL
-> |
Sekans ki nan lis nan Kolòn Senaryo.
DEVRST_N rale-up nan VPP. |
Yon fwa VDD ak VPP rive nan papòt aktivasyon (VDD ~= 0.55V, VPP ~= 2.2V) 50ms la
Kontwa reta POR ap kouri. Aparèy pouvwa-up nan distribisyon fonksyonèl respekte figi 9 ak 10 (VDD PUFT) nan Gid Itilizatè System Controller (UG0576). Konplete sekans pouvwa-up aparèy la ak pouvwa-up nan distribisyon fonksyonèl baze sou dènye ekipman VDDI ki limen. |
Dapre konsepsyon, pwodiksyon yo pral enfim (sa vle di flote) pandan pouvwa-up. Yon fwa kontwa POR a
fini, DEVRST_N lage epi tout founiti I/O VDDI rive jwenn yo ~0.6V papòt, Lè sa a, IO yo pral tristated ak fèb pull-up aktive, jiskaske rezilta yo tranzisyon nan kontwòl itilizatè, dapre Figi 9 ak 10 nan UG0576. Pa gen deklanchman fèb rale-up pandan pouvwa-up jiskaske tout pwovizyon VDDI rive nan ~ 0.6V. Benefis kle a nan sekans sa a se ke dènye ekipman VDDI ki rive nan papòt deklanchman sa a pa pral gen rale-up ki fèb aktive epi li pral pito tranzisyon dirèkteman soti nan mòd andikape nan mòd itilizatè defini. Sa a ka ede minimize kantite rezistans ekstèn rale desann 1K ki nesesè pou konsepsyon ki gen majorite bank I/O ki mache ak dènye VDDI ki te monte a. Pou tout lòt bank I/O ki mache ak nenpòt ekipman VDDI ki pa lòt rezèv VDDI ki sot pase a ki monte, rezilta kritik yo ki dwe rete ba pandan pouvwa-up mande pou yon rezistans ekstèn rale desann 1K-ohm. |
| Tann omwen 51ms -> | |||
| VDDI (Tout IO
bank) |
|||
| OR | |||
| VDD/ SERDES_VD DAIO -> | |||
| VPP/ VDDPLL/ 3.3V_VDDI -> | |||
| Tann omwen 51ms -> | |||
| VDDI
(ki pa 3.3V_VD DI) |
Konsiderasyon pandan DEVRST_N Afimasyon ak Power-Down
Si AC439: Konsèy Konsepsyon ak Layout Gid pou RTG4 FPGA Aplikasyon Nòt direktiv yo pa swiv, tanpri review detay sa yo:
- Pou sekans pouvwa-desann yo bay yo nan Tablo 2-2, itilizatè a ka wè pepen I/O oswa evènman aktyèl pasajè.
- Jan sa di nan Notifikasyon Konsiltatif Kliyan an (CAN) 19002.5, devyasyon nan sekans pouvwa-desann ki rekòmande nan fich done RTG4 la ka deklanche yon kouran pasajè sou ekipman VDD 1.2V. Si rezèv 3.3V VPP a se rampe desann anvan ekipman pou 1.2V VDD, yo pral obsève yon kouran pasajè sou VDD kòm VPP ak DEVRST_N (powered by VPP) rive nan apeprè 1.0V. Kouran tanporè sa a pa rive si VPP koupe an dènye, dapre rekòmandasyon fèy done yo.
- Grandè a ak dire aktyèl la pasajè yo depann sou konsepsyon ki pwograme nan FPGA a, kapasite espesifik dekoupling tablo a, ak repons pasajè a nan 1.2V vol la.tage regilatè. Nan ka ki ra, yo te obsève yon kouran pasajè jiska 25A (oswa 30 Watt sou yon rezèv nominal 1.2V VDD). Akòz nati distribiye aktyèl VDD pasajè sa a atravè twal FPGA tout antye (pa lokalize nan yon zòn espesifik), ak dire kout li yo, pa gen okenn enkyetid fyab si pasajè pouvwa-desann a se 25A oswa mwens.
- Kòm yon pi bon pratik konsepsyon, swiv rekòmandasyon nan fèy done pou evite aktyèl la pasajè.
- Pepen I/O ka apeprè 1.7V pou 1.2 ms.
- Yo ka obsève gwo glitch sou rezilta kondwi Low oswa Tristate.
- Yo ka obsève yon pwoblèm ki ba sou rezilta kondui segondè yo (pepenn ki ba a pa ka bese lè w ajoute yon rale desann 1 KΩ).
- Pisans VDDIx premye pèmèt tranzisyon an monotone soti nan segondè a ba, men pwodiksyon yon ti tan kondui ba ki ta afekte yon tablo itilizatè ki eseye deyò rale pwodiksyon an wo lè RTG4 VDDIx se pisans. RTG4 mande pou I/O Pads pa dwe deyò kondwi pi wo a VDDIx rezèv labank voltage pakonsekan si yo ajoute yon rezistans ekstèn nan yon lòt tren pouvwa, li ta dwe pouvwa desann ansanm ak ekipman pou VDDIx la.
Tablo 2-2. Senaryo glitch I/O lè w pa swiv sekans pouvwa-desann yo rekòmande nan AC439.Eta Sòti Default VDD (1.2V) VDDIx (<3.3V) VDDIx (3.3V) VPP (3.3V) DEVRST_N Power Down Konpòtman I/O Glitch Aktyèl In- Rush I/O Kondwi ba oswa Tristated Ramp desann apre VPP nan nenpòt lòd Ramp desann an premye Mare ak VPP Wi 1 Wi Ramp desann nan nenpòt lòd apre deklarasyon DEVRST_N Afime devan nenpòt pwovizyon ramp desann Wi 1 Non I/O Kondwi segondè Ramp desann apre VPP nan nenpòt lòd Ramp desann an premye Mare ak VPP Wi Wi Ramp desann nan nenpòt lòd anvan VPP Ramp desann dènye Mare ak VPP No2 Non Ramp desann nan nenpòt lòd apre deklarasyon DEVRST_N Afime devan nenpòt pwovizyon ramp desann Wi Non - Yon ekstèn 1 KΩ rale-desann rezistans rekòmande pou bese gwo glitch sou I/Os kritik, ki dwe rete ba pandan pouvwa-desann.
- Yon glitch ki ba sèlman obsève pou yon I/O ki ekstèn rale moute nan yon ekipman pou pouvwa ki rete mache kòm VPP r.amps desann. Sepandan, sa a se yon vyolasyon aparèy rekòmande kondisyon fonksyònman depi PAD la pa dwe wo apre korespondan VDDIx r la.amps desann.
- Si DEVRST_N afime, itilizatè a ka wè yon pwoblèm ki ba sou nenpòt pwodiksyon I/O ki kondwi wo epi tou deyò rale-up atravè yon rezistans nan VDDI. Pou egzanpample, ak yon rezistans rale 1KΩ, yon glitch ba rive nan yon minimòm voltage nan 0.4V ak yon dire 200 ns ka rive anvan pwodiksyon an yo te trete.
Remak: DEVRST_N pa dwe rale pi wo a VPP voltage. Pou evite sa ki pi wo a li trè rekòmande pou swiv sekans pouvwa-up ak pouvwa-desann ki dekri nan AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note.
Istwa revizyon
Istwa revizyon an dekri chanjman ki te aplike nan dokiman an. Chanjman yo nan lis pa revizyon, kòmanse ak piblikasyon aktyèl la.
Tablo 3-1. Istwa revizyon
| Revizyon | Dat | Deskripsyon |
| A | 04/2022 | • Pandan afimasyon DEVRST_N, tout I/O RTG4 yo pral tristate. Sòti ki kondwi wo pa twal la FPGA ak deyò rale wo sou tablo a ta ka fè eksperyans yon glitch ki ba anvan yo antre nan kondisyon an tristate. Yon konsepsyon tablo ki gen yon senaryo pwodiksyon konsa dwe analize pou konprann enpak entèkoneksyon nan pwodiksyon FPGA ki ta ka glitch lè DEVRST_N afime. Pou plis enfòmasyon, gade Etap 5 nan seksyon an
2.2. Konsiderasyon pandan DEVRST_N Afimasyon ak Power-Down. • Chanje non Pouvwa-desann nan seksyon 2.2. Konsiderasyon pandan DEVRST_N Afimasyon ak Power-Down. • Konvèti nan modèl Microchip. |
| 2 | 02/2022 | • Te ajoute seksyon Power-Up la.
• Te ajoute seksyon Sekans pouvwa a. |
| 1 | 07/2019 | Premye piblikasyon dokiman sa a. |
Sipò pou Microchip FPGA
Gwoup pwodwi Microchip FPGA apiye pwodwi li yo ak plizyè sèvis sipò, tankou Sèvis Kliyan, Sant Sipò Teknik Kliyan, yon websit, ak biwo lavant atravè lemond. Yo sijere kliyan yo vizite resous sou entènèt Microchip yo anvan yo kontakte sipò paske li trè posib ke demann yo te deja reponn.
Kontakte Sant Sipò Teknik atravè websit nan www.microchip.com/support. Mansyone nimewo Pati Aparèy FPGA la, chwazi kategori ka ki apwopriye a, epi telechaje konsepsyon an files pandan y ap kreye yon ka sipò teknik.
Kontakte Sèvis Kliyan pou sipò pwodwi ki pa teknik, tankou pri pwodwi, amelyorasyon pwodwi, enfòmasyon aktyalizasyon, estati lòd, ak otorizasyon.
- Soti nan Amerik di Nò, rele 800.262.1060
- rès mond lan, rele 650.318.4460
- Fakse, nenpòt kote nan mond lan, 650.318.8044
Microchip la Websit
Microchip bay sipò sou entènèt atravè nou an websit nan www.microchip.com/. Sa a websit ki itilize pou fè files ak enfòmasyon fasil disponib pou kliyan. Gen kèk nan kontni ki disponib yo enkli:
- Sipò pou pwodwi – Done fèy ak errata, nòt aplikasyon ak sample pwogram, resous konsepsyon, gid itilizatè a ak dokiman sipò pyès ki nan konpitè, dènye degaje lojisyèl ak lojisyèl achiv
- Sipò teknik jeneral – Kesyon yo poze souvan (FAQs), demann sipò teknik, gwoup diskisyon sou entènèt, lis manm pwogram patnè konsepsyon Microchip
- Biznis nan Microchip – Seleksyon pwodwi ak gid kòmande, dènye communiqués pou laprès Microchip, lis seminè ak evènman, lis biwo lavant Microchip, distribitè ak reprezantan faktori yo.
Sèvis Notifikasyon Chanjman pwodwi
Sèvis notifikasyon chanjman pwodwi Microchip la ede kenbe kliyan yo kouran sou pwodwi Microchip yo. Abònen yo pral resevwa yon notifikasyon imel chak fwa gen chanjman, mizajou, revizyon oswa erè ki gen rapò ak yon fanmi pwodwi espesifik oswa zouti devlopman ki enterese yo.
Pou anrejistre, ale nan www.microchip.com/pcn epi swiv enstriksyon enskripsyon yo.
Sipò pou Kliyan
Itilizatè pwodwi Microchip ka resevwa asistans atravè plizyè chanèl:
- Distribitè oswa Reprezantan
- Biwo Komèsyal Lokal
- Enjenyè solisyon entegre (ESE)
- Sipò teknik
Kliyan yo ta dwe kontakte distribitè yo, reprezantan yo oswa ESE pou jwenn sipò. Biwo lavant lokal yo disponib tou pou ede kliyan yo. Yon lis biwo lavant ak lokal yo enkli nan dokiman sa a.
Gen sipò teknik ki disponib atravè la websit nan: www.microchip.com/support
Aparèy Microchip Kòd Pwoteksyon Karakteristik
Remake detay sa yo sou karakteristik pwoteksyon kòd sou pwodwi Microchip:
- Pwodwi Microchip satisfè espesifikasyon yo nan Fich Done Microchip yo.
- Microchip kwè ke fanmi li nan pwodwi yo an sekirite lè yo itilize nan fason ki gen entansyon an, nan espesifikasyon opere, ak nan kondisyon nòmal.
- Microchip valè ak agresif pwoteje dwa pwopriyete entelektyèl li yo. Tantativ pou vyole karakteristik pwoteksyon kòd nan pwodwi Microchip se entèdi entèdi epi yo ka vyole Digital Millennium Copyright Act.
- Ni Microchip ni okenn lòt manifakti semi-conducteurs ka garanti sekirite kòd li a. Pwoteksyon Kòd pa vle di ke nou garanti pwodwi a se "ki pa ka kase". Pwoteksyon Kòd toujou ap evolye. Microchip pran angajman pou li kontinye amelyore karakteristik pwoteksyon kòd pwodwi nou yo.
Avi Legal
- Piblikasyon sa a ak enfòmasyon ki ladan l yo ka itilize sèlman ak pwodwi Microchip, tankou pou konsepsyon, teste, ak entegre pwodwi Microchip ak aplikasyon w lan. Sèvi ak enfòmasyon sa yo nan nenpòt lòt fason vyole kondisyon sa yo. Enfòmasyon konsènan aplikasyon pou aparèy yo bay sèlman pou konvenyans ou epi yo ka ranplase
pa mizajou. Se responsablite w pou asire ke aplikasyon w lan satisfè espesifikasyon w yo. Kontakte biwo lavant Microchip lokal ou a pou plis sipò oswa, jwenn plis sipò nan www.microchip.com/en-us/support/design-help/client-support-services. - ENFÒMASYON SA A SE MICROCHIP "KÒM YO". MICROCHIP PA FÈ OKENN REPREZANTASYON OUBYEN GARANTI KI KIT EXPRESSO OSWA ENPLIKE, EKRI OUBYEN ORAL, LEGAL.
OSWA O OTREMAN, KI GENYEN AK ENFÒMASYON YO KI GENYEN MEN PA LIMITE A NENPÒT GARANTI ENPLIKITE SOU KI PA VOLANS, MERCHABILITE, AK ADAPTE POU YON OBJEKTIF PARTICULIER, OSWA GARANTI KI GENYEN AK KONDISYON, KALITE , OSWA PERFORMANCE LI. - MICROCHIP PAP RESPONSABLE POU NENPÒT PÈT ENDRÈK, ESPESYAL, PINITIF, AK ENSEDAN, OSWA KONSEKANS, DOGAJ, PRI, OSWA DEPANS KI GENYEN KELÈ AK ENFÒMASYON AN OSWA ITILIZ YO, KELANSAN SA KOZE, MENM SI PWOFÈ SA A. POSIBILITE OSWA DOmaj YO PREVIVWA. NAN PWOFÈ LA LWA OBLÈ, RESPONSABILITE TOTAL MICROCHIP A SOU TOUT REKLAMASYON KI GENYEN KI GENYEN AK ENFÒMASYON AN OSWA ITILIZ YO PAP DEPASSE KANTITE FRÈ A, SI GEN GENYEN, OU TE PEYE DIRECTÈTMAN POU MICROCHIP POU ENFÒMASYON AN.
Itilizasyon aparèy Microchip nan aplikasyon pou sipò lavi ak/oswa sekirite se antyèman nan risk achtè a, epi achtè a dakò pou defann, dedomaje epi kenbe Microchip inonsan kont nenpòt ak tout domaj, reklamasyon, kostim, oswa depans ki soti nan itilizasyon sa a. Pa gen okenn lisans yo transmèt, implicitement oswa otreman, anba okenn dwa pwopriyete entelektyèl Microchip sof si sa di otreman.
Mak komèsyal yo
- Non ak logo Microchip, logo Microchip, Adaptec, AnyRate, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheckSty, LinkMDs, maXlu. maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash , Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, ak XMEGA se mak anrejistre Microchip Technology Incorporated nan Etazini ak lòt peyi yo.
- AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, Logo ProASIC Plus, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, WinPath, ak ZL se mak ki anrejistre Microchip Technology Incorporated nan Etazini.
- Sipresyon kle adjasan, AKS, Analog-pou-laj dijital la, Nenpòt kondansateur, AnyIn, AnyOut, Ogmante Chanjman, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic DAM Matching , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, Programmation seri nan sikwi, ICSP, INICnet, Paralèl Entelijan, Koneksyon Inter-Chip, JitterBlocker, Knob-on-Display, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REALICE , Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, ak ZENA se mak komèsyal Microchip Technology Incorporated nan
USA ak lòt peyi yo. - SQTP se yon mak sèvis Microchip Technology Incorporated nan Etazini Logo Adaptec, Frequency on Demand, Silicon Storage Technology, Symmcom, ak Trusted Time se mak ki anrejistre Microchip Technology Inc. nan lòt peyi yo.
- GestIC se yon mak ki anrejistre Microchip Technology Germany II GmbH & Co. KG, yon sipòtè Microchip Technology Inc., nan lòt peyi yo.
Tout lòt mak ki mansyone isit la se pwopriyete konpayi respektif yo.
© 2022, Microchip Technology Incorporated ak filiales li yo. Tout dwa rezève.
ISBN: 978-1-6683-0362-7
Sistèm Jesyon Kalite
Pou enfòmasyon konsènan Sistèm Jesyon Kalite Microchip, tanpri vizite www.microchip.com/quality.
Komèsyal ak sèvis atravè lemond
| AMERIK | AZI / PASIFIK | AZI / PASIFIK | EWÒP |
| Biwo Corporate
2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Faks: 480-792-7277 Sipò teknik: www.microchip.com/support Web Adrès: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Faks: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Faks: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Faks: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Faks: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Faks: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Faks: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 Faks: 905-695-2078 |
Ostrali - Sydney
Tel: 61-2-9868-6733 Lachin - Beijing Tel: 86-10-8569-7000 Lachin - Chengdu Tel: 86-28-8665-5511 Lachin - Chongqing Tel: 86-23-8980-9588 Lachin - Dongguan Tel: 86-769-8702-9880 Lachin - Guangzhou Tel: 86-20-8755-8029 Lachin - Hangzhou Tel: 86-571-8792-8115 Lachin - Hong Kong SAR Tel: 852-2943-5100 Lachin - Nankin Tel: 86-25-8473-2460 Lachin - Kendao Tel: 86-532-8502-7355 Lachin - Shanghai Tel: 86-21-3326-8000 Lachin - Shenyang Tel: 86-24-2334-2829 Lachin - Shenzhen Tel: 86-755-8864-2200 Lachin - Suzhou Tel: 86-186-6233-1526 Lachin - Wuhan Tel: 86-27-5980-5300 Lachin - Xian Tel: 86-29-8833-7252 Lachin - ksiamèn Tel: 86-592-2388138 Lachin - Zhuhai Tel: 86-756-3210040 |
Lend - Bangalore
Tel: 91-80-3090-4444 Lend - New Delhi Tel: 91-11-4160-8631 Lend - Pune Tel: 91-20-4121-0141 Japon - Osaka Tel: 81-6-6152-7160 Japon - Tokyo Tel: 81-3-6880- 3770 Kore di - Daegu Tel: 82-53-744-4301 Kore di - Seoul Tel: 82-2-554-7200 Malezi - Kuala Lumpur Tel: 60-3-7651-7906 Malezi - Penang Tel: 60-4-227-8870 Filipin - Manila Tel: 63-2-634-9065 Singapore Tel: 65-6334-8870 Taiwan - Hsin Chu Tel: 886-3-577-8366 Taiwan - Kaohsiung Tel: 886-7-213-7830 Taiwan - Taipei Tel: 886-2-2508-8600 Thailand - Bangkok Tel: 66-2-694-1351 Vyetnam - Ho Chi Minh Tel: 84-28-5448-2100 |
Otrich – Wels
Tel: 43-7242-2244-39 Faks: 43-7242-2244-393 Denmark - Copenhagen Tel: 45-4485-5910 Faks: 45-4485-2829 Fenlann – Espoo Tel: 358-9-4520-820 Frans - Pari Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Almay – Garching Tel: 49-8931-9700 Almay – Haan Tel: 49-2129-3766400 Almay - Heilbronn Tel: 49-7131-72400 Almay - Karlsruhe Tel: 49-721-625370 Almay - Minik Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Almay - Rosenheim Tel: 49-8031-354-560 Izrayèl - Ra'anana Tel: 972-9-744-7705 Itali - Milan Tel: 39-0331-742611 Faks: 39-0331-466781 Itali - Padova Tel: 39-049-7625286 Netherlands - Drunen Tel: 31-416-690399 Faks: 31-416-690340 Nòvèj - Trondheim Tel: 47-72884388 Polòy - Warsaw Tel: 48-22-3325737 Woumani - Bucharest Tel: 40-21-407-87-50 Espay – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Syèd - Gothenberg Tel: 46-31-704-60-40 Syèd - Stockholm Tel: 46-8-5090-4654 UK - Wokingham Tel: 44-118-921-5800 Faks: 44-118-921-5820 |
© 2022 Microchip Technology Inc. ak filiales li yo
Dokiman / Resous
 |
MICROCHIP RTG4 Addendum RTG4 FPGAs Konsèy Konsepsyon ak Gid Layout [pdfGid Itilizatè RTG4 Addendum RTG4 FPGAs Board Design and Layout Guidelines, RTG4, Addendum RTG4 FPGAs Board Design and Layout Guidelines, Design and Layout Guidelines |
