MICROCHIP RTG4 부록 RTG4 FPGA 보드 설계 및 레이아웃 지침
소개
AC439에 대한 이 부록: RTG4 FPGA 애플리케이션 노트에 대한 보드 설계 및 레이아웃 가이드라인은 수정 버전 3 이상에 게시된 DDR9 길이 일치 가이드라인이 RTG4™ 개발 키트에 사용되는 보드 레이아웃보다 우선한다는 점을 강조하기 위해 보충 정보를 제공합니다. 처음에 RTG4 개발 키트는 엔지니어링 실리콘(ES)에서만 사용할 수 있었습니다. 초기 릴리스 후 키트는 나중에 표준(STD) 속도 등급 및 -1 속도 등급 RTG4 생산 장치로 채워졌습니다. 부품 번호 RTG4-DEV-KIT 및 RTG4-DEV-KIT-1은 각각 STD 속도 등급 및 -1 속도 등급 장치와 함께 제공됩니다.
또한 이 부록에는 다양한 전원 켜기 및 전원 끄기 시퀀스에 대한 장치 I/O 동작에 대한 세부 정보와 정상 작동 중 DEVRST_N 어설션이 포함되어 있습니다.
RTG4-DEV-KIT DDR3 보드 레이아웃 분석
- RTG4 개발 키트는 32개의 내장된 RTG4 FDDR 컨트롤러 및 PHY 블록(FDDR East 및 West) 각각에 대해 3비트 데이터 및 4비트 ECC DDRXNUMX 인터페이스를 구현합니다. 인터페이스는 물리적으로 XNUMX개의 데이터 바이트 레인으로 구성됩니다.
- 이 키트는 AC3: RTG439 FPGA 애플리케이션 노트에 대한 보드 설계 및 레이아웃 지침의 DDR4 레이아웃 지침 섹션에 설명된 대로 플라이 바이 라우팅 방식을 따릅니다. 그러나 이 개발 키트는 애플리케이션 노트를 게시하기 전에 설계되었기 때문에 애플리케이션 노트에 설명된 업데이트된 길이 일치 지침을 준수하지 않습니다. DDR3 사양에는 쓰기 트랜잭션(DSS) 동안 각 DDR750 메모리 장치에서 데이터 스트로브(DQS)와 DDR3 클록(CK) 사이의 스큐에 +/- 3ps 제한이 있습니다.
- 애플리케이션 노트의 AC439 개정 9 또는 이후 버전의 길이 일치 지침을 따르는 경우 RTG4 보드 레이아웃은 전체 프로세스에서 -1 및 STD 속도 등급 장치 모두에 대한 tDQSS 제한을 충족합니다.tage 및 RTG4 생산 장치에서 지원하는 온도(PVT) 작동 범위. 이는 RTG4 핀에서 DQS와 CK 사이의 최악의 출력 스큐를 고려하여 수행됩니다. 특히,
built-RTG4 FDDR 컨트롤러에 PHY를 더한 경우 최악의 조건에서 DQS는 -370 속도 등급 장치의 경우 CK보다 최대 1ps 앞서고 DQS는 STD 속도 등급 장치의 경우 CK보다 최대 447ps 앞서 있습니다. - 표 1-1에 표시된 분석을 기반으로 RTG4-DEV-KIT-1은 RTG4 FDDR에 대한 최악의 작동 조건에서 각 메모리 장치에서 tDQSS 제한을 충족합니다. 그러나 표 1-2에 표시된 것처럼 STD 속도 등급 RTG4 장치로 채워진 RTG4-DEV-KIT 레이아웃은 최악의 작동 조건에서 플라이 바이 토폴로지의 네 번째 및 다섯 번째 메모리 장치에 대한 tDQSS를 충족하지 않습니다. RTG4 FDDR용. 일반적으로 RTG4-DEV-KIT는 실험실 환경의 실온과 같은 일반적인 조건에서 사용됩니다. 따라서 이 최악의 분석은 일반적인 조건에서 사용되는 RTG4-DEV-KIT에는 적용되지 않습니다. 분석은 ex 역할을 합니다.ampAC3에 나열된 DDR439 길이 일치 지침을 따라 사용자 보드 설계가 비행 응용 분야의 tDQSS를 충족하는 것이 중요한 이유를 설명합니다.
- 이 ex에 대해 더 자세히 설명하려면amp파일에서 AC4 DDR439 길이 일치 지침을 충족할 수 없는 RTG3 보드 레이아웃을 수동으로 보정하는 방법을 시연합니다. STD 속도 등급 장치가 있는 RTG4-DEV-KIT는 최악의 조건에서 여전히 각 메모리 장치에서 tDQSS를 충족할 수 있습니다. 내장형 RTG4 FDDR 컨트롤러와 PHY는 데이터 바이트 레인당 DQS 신호를 정적으로 지연시키는 기능이 있습니다. 이 정적 이동은 tDQSS > 750ps인 메모리 장치에서 DQS와 CK 사이의 스큐를 줄이는 데 사용할 수 있습니다. 쓰기 트랜잭션 동안 DQS에 대한 정적 지연 컨트롤(레지스터 REG_PHY_WR_DQS_SLAVE_RATIO)을 사용하는 방법에 대한 자세한 내용은 UG0573: RTG4 FPGA 고속 DDR 인터페이스 사용 설명서의 DRAM 교육 섹션을 참조하십시오. 이 지연 값은 자동 생성된 CoreABC FDDR 초기화 코드를 수정하여 자동 초기화로 FDDR 컨트롤러를 인스턴스화할 때 Libero® SoC에서 사용할 수 있습니다. 각 메모리 장치에서 tDQSS를 충족하지 못하는 사용자 보드 레이아웃에 대해서도 유사한 프로세스를 적용할 수 있습니다.
표 1-1. -4 부품 및 FDDR1 인터페이스에 대한 RTG1-DEV-KIT-1 tDQSS 계산 평가
| 분석된 경로 | 클록 길이(밀) | 클록 전파 지연(ps) | 데이터 길이(밀) | 데이터 전파
지연(ps) |
CLKDQS의 차이점
라우팅으로 인해(mils) |
보드 스큐+FPGA DQSCLK 후 모든 메모리에서 tDQSS
스큐(ps) |
| FPGA-1st 메모리 | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 431.12 |
| FPGA-2nd 메모리 | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 557.36 |
| FPGA-3rd 메모리 | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 594.48 |
| FPGA-4번째 메모리 | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 702.64 |
| FPGA-5번째 메모리 | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 674.16 |
메모: 최악의 조건에서 -4 장치에 대한 RTG3 FDDR DDR1 DQS-CLK 스큐는 최대 370ps 및 최소 242ps입니다.
표 1-2. STD 부품 및 FDDR4 인터페이스에 대한 RTG1-DEV-KIT tDQSS 계산 평가
| 분석된 경로 | 클록 길이(밀) | 클록 전파 지연
(추신) |
데이터 길이(밀) | 데이터 전파 지연(ps) | CLKDQS의 차이점
라우팅으로 인해(mils) |
보드 스큐+FPGA DQSCLK 후 모든 메모리에서 tDQSS
스큐(ps) |
| FPGA-1st 메모리 | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 508.12 |
| FPGA-2nd 메모리 | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 634.36 |
| FPGA-3rd 메모리 | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 671.48 |
| FPGA-4번째 메모리 | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 779.64 |
| FPGA-5번째 메모리 | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 751.16 |
메모: 최악의 조건에서 STD 장치에 대한 RTG4 FDDR DDR3 DQS-CLK 스큐는 최대 447ps, 최소 302ps입니다.
메모: 160ps/inch의 기판 전파 지연 추정치가 이 분석에 사용되었습니다. examp참고로. 사용자 보드에 대한 실제 보드 전파 지연은 분석 중인 특정 보드에 따라 다릅니다.
전력 시퀀싱
AC439에 대한 이 부록: RTG4 FPGA 애플리케이션 노트에 대한 보드 설계 및 레이아웃 지침은 보드 설계 지침을 따르는 것이 중요함을 강조하기 위해 추가 정보를 제공합니다. 전원 켜기 및 전원 끄기와 관련하여 지침을 준수하는지 확인하십시오.
파워업
다음 표에는 권장 전원 켜기 사용 사례와 해당 전원 켜기 지침이 나열되어 있습니다.
표 2-1. 전원 켜기 지침
| 사용 사례 | 시퀀스 요구 사항 | 행동 | 노트 |
| DEVRST_N
모든 RTG4 전원 공급 장치가 권장 작동 조건에 도달할 때까지 전원을 켜는 동안 어설션 |
특정 r 없음amp-위 주문이 필요합니다. 공급 ramp-up은 단조롭게 상승해야 합니다. | VDD와 VPP가 활성화 임계값에 도달하면(VDD ~= 0.55V, VPP ~= 2.2V)
DEVRST_N이 해제되면 POR 지연 카운터가 다음 시간 동안 실행됩니다. 일반적으로 ~40ms(최대 50ms), 기능에 대한 장치 전원 공급은 그림 11 및 12(DEVRST_N PUFT)/ 시스템 컨트롤러 사용 설명서(UG0576). 즉, 이 시퀀스는 DEVRST_N이 해제된 지점에서 40ms + 1.72036ms(일반)가 소요됩니다. DEVRST_N의 후속 사용은 다음을 기다리지 않습니다. POR 카운터는 기능 작업에 대한 전원 켜기를 수행하므로 이 시퀀스는 1.72036ms(일반)만 소요됩니다. |
설계상 전원을 켜는 동안 출력이 비활성화됩니다(예: 부동). 일단 POR 카운터
완료되고 DEVRST_N이 해제되고 모든 VDDI I/O 공급이 한계에 도달했습니다. UG0.6의 그림 11 및 12에 따라 출력이 사용자 제어로 전환될 때까지 약한 풀업이 활성화된 상태에서 I/O가 0576상태로 설정됩니다. 전원을 켜는 동안 낮게 유지되어야 하는 중요한 출력에는 외부 1Kohm 풀다운 저항기가 필요합니다. |
| DEVRST_N
VPP 및 모든 공급 장치 r로 풀업amp 거의 동시에 위로 |
VDDPLL은
r에 대한 마지막 전원 공급 장치amp 최소 권장 작동 볼륨에 도달해야 합니다.tage 마지막 공급 전(VDD 또는 VDDI) r을 시작합니다.ampPLL 잠금 출력 방지 결함. CCC/PLL READY_VDDPLL 사용 방법에 대한 설명은 RTG4 클럭 리소스 사용 설명서(UG0586)를 참조하십시오. VDDPLL 전원 공급 장치에 대한 시퀀싱 요구 사항을 제거하기 위한 입력. SERDES_x_Lyz_VDDAIO를 VDD와 동일한 공급 장치에 연결하거나 동시에 전원이 켜지는지 확인하십시오. |
VDD와 VPP가 활성화 임계값(VDD ~= 0.55V, VPP ~= 2.2V)에 도달하면
50ms POR 지연 카운터가 실행됩니다. 기능 타이밍에 대한 장치 전원 공급은 다음을 준수합니다. 시스템 컨트롤러 사용 설명서(UG9)의 그림 10 및 0576(VDD PUFT). 즉, 총 시간은 57.95636ms입니다. |
설계상 전원을 켜는 동안 출력이 비활성화됩니다(예: 부동). 일단 POR 카운터
완료되고 DEVRST_N이 릴리스되고 모든 VDDI IO 소모품이 한계에 도달했습니다. UG0.6의 그림 9 및 10에 따라 출력이 사용자 제어로 전환될 때까지 약한 풀업이 활성화된 상태에서 I/O가 0576상태로 설정됩니다. 전원을 켜는 동안 낮게 유지되어야 하는 중요한 출력에는 외부 1Kohm 풀다운 저항기가 필요합니다. |
| 사용 사례 | 시퀀스 요구 사항 | 행동 | 노트 |
| VDD/SERDES_VD 다이오 -> VPP/VDDPLL
-> |
시나리오 열에 나열된 시퀀스.
DEVRST_N은 VPP로 풀업됩니다. |
VDD 및 VPP가 활성화 임계값(VDD ~= 0.55V, VPP ~= 2.2V)에 도달하면 50ms
POR 지연 카운터가 실행됩니다. 기능 타이밍에 대한 장치 전원 공급은 수치를 준수합니다. 9 및 10(VDD PUFT)의 시스템 컨트롤러 사용 설명서(UG0576). 장치 전원 켜기 시퀀스의 완료 및 기능 타이밍으로의 전원 켜기는 전원이 켜진 마지막 VDDI 공급 장치를 기반으로 합니다. |
설계상 전원을 켜는 동안 출력이 비활성화됩니다(예: 부동). 일단 POR 카운터
완료되고 DEVRST_N이 해제되고 모든 VDDI I/O 공급이 한계에 도달했습니다. ~0.6V 임계값이면 UG9의 그림 10 및 0576에 따라 출력이 사용자 제어로 전환될 때까지 약한 풀업이 활성화된 상태에서 IO가 XNUMX상태로 설정됩니다. 모든 VDDI 전원이 ~0.6V에 도달할 때까지 전원을 켜는 동안 약한 풀업 활성화가 없습니다. 주요 이점 이 시퀀스의 마지막 VDDI 공급은 이 활성화 임계값은 약한 풀업을 활성화하지 않고 대신 비활성화 모드에서 사용자 정의 모드로 직접 전환합니다. 이는 마지막 VDDI로 구동되는 I/O 뱅크의 대부분이 상승하는 설계에 필요한 외부 1K 풀다운 저항의 수를 최소화하는 데 도움이 될 수 있습니다. 마지막 VDDI 공급 이외의 모든 VDDI 공급에 의해 전력이 공급되는 다른 모든 I/O 뱅크의 경우 전원을 켤 때 낮게 유지되어야 하는 중요한 출력에는 외부 1Kohm 풀다운 저항이 필요합니다. |
| 최소 51ms 대기 -> | |||
| VDDI(모든 IO
은행) |
|||
| OR | |||
| VDD/ SERDES_VD 다이오 -> | |||
| VPP/ VDDPLL/ 3.3V_VDDI -> | |||
| 최소 51ms 대기 -> | |||
| VDDI
(비-3.3V_VD DI) |
DEVRST_N 어설션 및 전원 차단 중 고려 사항
AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note 지침을 따르지 않는 경우 다시 확인하십시오.view 다음 세부 정보:
- 표 2-2에 주어진 전원 차단 시퀀스의 경우 사용자는 I/O 글리치 또는 유입 및 과도 전류 이벤트를 볼 수 있습니다.
- CAN(Customer Advisory Notification) 19002.5에 명시된 바와 같이 RTG4 데이터시트에서 권장하는 전원 차단 시퀀스에서 벗어나면 1.2V VDD 전원에서 과도 전류가 트리거될 수 있습니다. 3.3V VPP 전원이 r인 경우amp1.2V VDD 공급 전에 다운되면 VPP 및 DEVRST_N(VPP에 의해 구동됨)이 약 1.0V에 도달할 때 VDD의 과도 전류가 관찰됩니다. 데이터시트 권장 사항에 따라 VPP의 전원이 마지막으로 꺼지면 이 과도 전류가 발생하지 않습니다.
- 과도 전류의 크기와 지속 시간은 FPGA에 프로그래밍된 설계, 특정 보드 디커플링 커패시턴스 및 1.2V vol의 과도 응답에 따라 달라집니다.tag전자 조절기. 드물게 최대 25A(또는 공칭 30V VDD 공급 장치에서 1.2W)의 과도 전류가 관찰되었습니다. 전체 FPGA 패브릭(특정 영역에 국한되지 않음)에 걸친 이 VDD 과도 전류의 분산 특성과 짧은 지속 시간으로 인해 전원 차단 과도 전류가 25A 이하인 경우 안정성 문제가 없습니다.
- 최상의 설계 방식으로 과도 전류를 방지하려면 데이터시트 권장 사항을 따르십시오.
- I/O 결함은 1.7ms 동안 약 1.2V일 수 있습니다.
- Low 또는 Tristate를 구동하는 출력에서 높은 글리치가 관찰될 수 있습니다.
- High를 구동하는 출력에서 낮은 글리치가 관찰될 수 있습니다(낮은 글리치는 1KΩ 풀다운을 추가하여 완화할 수 없음).
- 먼저 VDDIx의 전원을 끄면 높음에서 낮음으로의 단조로운 전환이 가능하지만 RTG4 VDDIx의 전원이 꺼질 때 외부에서 출력을 높이려고 시도하는 사용자 보드에 영향을 미치는 출력이 잠시 낮아집니다. RTG4에서는 I/O 패드가 VDDIx 뱅크 공급량 이상으로 외부에서 구동되지 않아야 합니다.tag따라서 외부 저항이 다른 전원 레일에 추가되면 VDDIx 공급과 동시에 전원이 차단되어야 합니다.
표 2-2. AC439에서 권장 전원 차단 시퀀스를 따르지 않을 때의 I/O 글리치 시나리오기본 출력 상태 VDD(1.2V) VDDIx(<3.3V) VDDIx(3.3V) VPP(3.3V) DEVRST_N 전원 끄기 동작 I/O 글리치 전류 돌입 I/O 구동 낮음 또는 XNUMX단계 Ramp 임의의 순서로 VPP 이후 다운 Ramp 먼저 아래로 VPP에 연결됨 네1 예 Ramp DEVRST_N 어설션 후 임의의 순서로 다운 공급 r보다 먼저 어설션됨amp 아래에 네1 아니요 높은 I/O 운전 Ramp 임의의 순서로 VPP 이후 다운 Ramp 먼저 아래로 VPP에 연결됨 예 예 Ramp VPP 이전에 임의의 순서로 다운 Ramp 마지막으로 VPP에 연결됨 2위 아니요 Ramp DEVRST_N 어설션 후 임의의 순서로 다운 공급 r보다 먼저 어설션됨amp 아래에 예 아니요 - 외부 1KΩ 풀다운 저항은 중요한 I/O에서 높은 글리치를 완화하기 위해 권장되며 전원이 꺼지는 동안 Low 상태를 유지해야 합니다.
- 낮은 글리치는 VPP r로 전원이 공급되는 전원 공급 장치로 외부에서 풀업되는 I/O에 대해서만 관찰됩니다.amp아래로. 그러나 이는 해당 VDDIx r 이후에 PAD가 높지 않아야 하므로 장치 권장 작동 조건을 위반하는 것입니다.amp다운되었습니다.
- DEVRST_N이 어설션되면 사용자는 VDDI에 대한 저항을 통해 외부적으로 풀업되고 하이로 구동하는 모든 출력 I/O에서 낮은 글리치를 볼 수 있습니다. 예를 들어ample, 1KΩ 풀업 저항, 최소 볼륨에 도달하는 낮은 글리치tag출력이 처리되기 전에 지속 시간이 0.4ns인 200V의 e가 발생할 수 있습니다.
메모: DEVRST_N은 VPP 볼륨 위로 끌어오면 안 됩니다.tag이자형. 위의 사항을 피하려면 AC439: RTG4 FPGA 애플리케이션 노트에 대한 보드 설계 및 레이아웃 지침에 설명된 전원 켜기 및 전원 끄기 시퀀스를 따르는 것이 좋습니다.
개정 내역
개정 기록은 문서에 구현된 변경 사항을 설명합니다. 변경 사항은 현재 발행물부터 시작하여 개정판별로 나열됩니다.
표 3-1. 개정 내역
| 개정 | 날짜 | 설명 |
| A | 04/2022 | • DEVRST_N 어설션 동안 모든 RTG4 I/O는 5중 상태가 됩니다. FPGA 패브릭에 의해 하이로 구동되고 보드에서 외부적으로 하이로 풀링되는 출력은 XNUMX상태 상태에 들어가기 전에 낮은 글리치를 경험할 수 있습니다. 이러한 출력 시나리오가 포함된 보드 설계를 분석하여 DEVRST_N이 어설션될 때 결함이 발생할 수 있는 FPGA 출력에 대한 상호 연결의 영향을 이해해야 합니다. 자세한 내용은 섹션의 XNUMX단계를 참조하십시오.
2.2. DEVRST_N 어설션 및 전원 차단 중 고려 사항. • 이름이 변경됨 전력 다운 섹션 2.2. DEVRST_N 어설션 및 전원 차단 중 고려 사항. • Microchip 템플릿으로 변환되었습니다. |
| 2 | 02/2022 | • Power-Up 섹션을 추가했습니다.
• 전원 시퀀싱 섹션을 추가했습니다. |
| 1 | 07/2019 | 이 문서의 첫 번째 출판물. |
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