Προσθήκη MICROCHIP RTG4 Οδηγίες σχεδίασης και διάταξης πίνακα RTG4 FPGA

Εισαγωγή

Αυτή η προσθήκη στο AC439: Οδηγίες σχεδίασης και διάταξης πλακέτας για σημείωση εφαρμογής RTG4 FPGA, παρέχει συμπληρωματικές πληροφορίες, για να τονίσει ότι οι οδηγίες αντιστοίχισης μήκους DDR3 που δημοσιεύθηκαν στην αναθεώρηση 9 ή μεταγενέστερη υπερισχύουν της διάταξης πλακέτας που χρησιμοποιείται για το κιτ ανάπτυξης RTG4™. Αρχικά, το κιτ ανάπτυξης RTG4 ήταν διαθέσιμο μόνο με Engineering Silicon (ES). Μετά την αρχική κυκλοφορία, το κιτ αργότερα συμπληρώθηκε με συσκευές παραγωγής τυπικής ταχύτητας (STD) και βαθμού ταχύτητας -1 RTG4. Οι αριθμοί ανταλλακτικών, RTG4-DEV-KIT και RTG4-DEV-KIT-1 διαθέτουν συσκευές βαθμού ταχύτητας STD και βαθμού ταχύτητας -1 αντίστοιχα.
Επιπλέον, αυτό το παράρτημα περιλαμβάνει λεπτομέρειες σχετικά με τη συμπεριφορά εισόδου/εξόδου της συσκευής για διάφορες ακολουθίες ενεργοποίησης και απενεργοποίησης, καθώς και τη δήλωση DEVRST_N κατά την κανονική λειτουργία.

Ανάλυση διάταξης πλακέτας RTG4-DEV-KIT DDR3

• Το κιτ ανάπτυξης RTG4 υλοποιεί μια διεπαφή δεδομένων 32-bit και ECC DDR4 3-bit για καθένα από τους δύο ενσωματωμένους ελεγκτές RTG4 FDDR και μπλοκ PHY (FDDR Ανατολή και Δύση). Η διεπαφή είναι οργανωμένη φυσικά ως πέντε λωρίδες byte δεδομένων.
• Το κιτ ακολουθεί το σχέδιο fly by routing όπως περιγράφεται στην ενότητα Οδηγίες διάταξης DDR3 του AC439: Οδηγίες σχεδίασης πλακέτας και διάταξης για σημείωση εφαρμογής RTG4 FPGA. Ωστόσο, δεδομένου ότι αυτό το κιτ ανάπτυξης σχεδιάστηκε πριν από τη δημοσίευση της σημείωσης της εφαρμογής, δεν συμμορφώνεται με τις ενημερωμένες οδηγίες αντιστοίχισης μήκους που περιγράφονται στη σημείωση εφαρμογής. Στην προδιαγραφή DDR3, υπάρχει ένα όριο +/- 750 ps στη λοξή γωνία μεταξύ του στροβοσκοπίου δεδομένων (DQS) και του ρολογιού DDR3 (CK) σε κάθε συσκευή μνήμης DDR3 κατά τη διάρκεια μιας συναλλαγής εγγραφής (DSS).
• Όταν ακολουθούνται οι οδηγίες αντιστοίχισης μήκους στην αναθεώρηση AC439 9 ή νεότερες εκδόσεις της σημείωσης εφαρμογής, η διάταξη της πλακέτας RTG4 θα πληροί το όριο tDQSS τόσο για συσκευές βαθμού ταχύτητας -1 όσο και για STD σε όλη τη διαδικασία, τόμ.tage, και το εύρος λειτουργίας θερμοκρασίας (PVT) που υποστηρίζεται από συσκευές παραγωγής RTG4. Αυτό επιτυγχάνεται συνυπολογίζοντας τη χειρότερη περίπτωση απόκλισης εξόδου μεταξύ DQS και CK στις ακίδες RTG4. Συγκεκριμένα, όταν χρησιμοποιείτε το
  Ο ενσωματωμένος ελεγκτής RTG4 FDDR συν PHY, το DQS οδηγεί το CK κατά 370 ps το μέγιστο για μια συσκευή βαθμού ταχύτητας -1 και το DQS οδηγεί το CK κατά 447 ps μέγιστο για μια συσκευή βαθμού ταχύτητας STD, στη χειρότερη περίπτωση.
• Με βάση την ανάλυση που φαίνεται στον Πίνακα 1-1, το RTG4-DEV-KIT-1 πληροί τα όρια tDQSS σε κάθε συσκευή μνήμης, στις χειρότερες συνθήκες λειτουργίας για το RTG4 FDDR. Ωστόσο, όπως φαίνεται στον Πίνακα 1-2, η διάταξη RTG4-DEV-KIT, με συσκευές RTG4 βαθμού ταχύτητας STD, δεν πληροί το tDQSS για την τέταρτη και την πέμπτη συσκευή μνήμης στην τοπολογία fly-by, στις χειρότερες συνθήκες λειτουργίας για το RTG4 FDDR. Γενικά, το RTG4-DEV-KIT χρησιμοποιείται σε τυπικές συνθήκες, όπως θερμοκρασία δωματίου σε περιβάλλον εργαστηρίου. Επομένως, αυτή η ανάλυση της χειρότερης περίπτωσης δεν ισχύει για το RTG4-DEV-KIT που χρησιμοποιείται σε τυπικές συνθήκες. Η ανάλυση χρησιμεύει ως εξampΔείτε γιατί είναι σημαντικό να ακολουθείτε τις οδηγίες αντιστοίχισης μήκους DDR3 που αναφέρονται στο AC439, έτσι ώστε ο σχεδιασμός της πλακέτας χρήστη να πληροί το tDQSS για μια εφαρμογή πτήσης.
• Για να αναλύσουμε περαιτέρω αυτό το πρampκαι να επιδείξετε πώς μπορείτε να αντισταθμίσετε με μη αυτόματο τρόπο μια διάταξη πλακέτας RTG4 που δεν πληροί τις οδηγίες αντιστοίχισης μήκους AC439 DDR3, το RTG4-DEV-KIT με συσκευές βαθμού ταχύτητας STD μπορεί να πληροί το tDQSS σε κάθε συσκευή μνήμης, στη χειρότερη περίπτωση, επειδή ο ενσωματωμένος ελεγκτής RTG4 FDDR συν PHY έχει τη δυνατότητα να καθυστερεί στατικά το σήμα DQS ανά λωρίδα byte δεδομένων. Αυτή η στατική μετατόπιση μπορεί να χρησιμοποιηθεί για τη μείωση της κλίσης μεταξύ DQS και CK σε μια συσκευή μνήμης που έχει tDQSS > 750 ps. Ανατρέξτε στην ενότητα Εκπαίδευση DRAM, στο UG0573: Οδηγός χρήστη RTG4 FPGA High Speed ​​DDR Interfaces για περισσότερες πληροφορίες σχετικά με τη χρήση των στοιχείων ελέγχου στατικής καθυστέρησης (στο μητρώο REG_PHY_WR_DQS_SLAVE_RATIO) για DQS κατά τη διάρκεια μιας συναλλαγής εγγραφής. Αυτή η τιμή καθυστέρησης μπορεί να χρησιμοποιηθεί στο Libero® SoC κατά την προετοιμασία ενός ελεγκτή FDDR με αυτόματη αρχικοποίηση τροποποιώντας τον αυτόματα δημιουργούμενο κωδικό εκκίνησης CoreABC FDDR. Μια παρόμοια διαδικασία μπορεί να εφαρμοστεί σε μια διάταξη πλακέτας χρήστη που δεν πληροί το tDQSS σε κάθε συσκευή μνήμης.

Πίνακας 1-1. Αξιολόγηση υπολογισμού RTG4-DEV-KIT-1 tDQSS για -1 εξαρτήματα και διεπαφή FDDR1

Διαδρομή που αναλύθηκε	Μήκος ρολογιού (μίλια)	Καθυστέρηση διάδοσης ρολογιού (ps)	Μήκος δεδομένων (μίλια)	Data Propagatio n Καθυστέρηση (ps)	Διαφορά μεταξύ CLKDQS λόγω δρομολόγησης (mils)	tDQSS σε κάθε μνήμη, μετά την πλακέτα skew+FPGA DQSCLK λοξή (ps)
FPGA-1η Μνήμη	2578	412.48	2196	351.36	61.12	431.12
FPGA-2η Μνήμη	3107	497.12	1936	309.76	187.36	557.36
FPGA-3η Μνήμη	3634	581.44	2231	356.96	224.48	594.48
FPGA-4η Μνήμη	4163	666.08	2084	333.44	332.64	702.64
FPGA-5η Μνήμη	4749	759.84	2848	455.68	304.16	674.16

Σημείωμα: Στη χειρότερη περίπτωση, η κλίση RTG4 FDDR DDR3 DQS-CLK για συσκευές -1 είναι μέγιστη 370 ps και ελάχιστη 242 ps.

Πίνακας 1-2. Αξιολόγηση υπολογισμού RTG4-DEV-KIT tDQSS για εξαρτήματα STD και διεπαφή FDDR1

Διαδρομή που αναλύθηκε	Μήκος ρολογιού (μίλια)	Καθυστέρηση διάδοσης ρολογιού (ps)	Μήκος δεδομένων (μίλια)	Καθυστέρηση διάδοσης δεδομένων n (ps)	Διαφορά μεταξύ CLKDQS λόγω δρομολόγησης (mils)	tDQSS σε κάθε μνήμη, μετά την πλακέτα skew+FPGA DQSCLK λοξή (ps)
FPGA-1η Μνήμη	2578	412.48	2196	351.36	61.12	508.12
FPGA-2η Μνήμη	3107	497.12	1936	309.76	187.36	634.36
FPGA-3η Μνήμη	3634	581.44	2231	356.96	224.48	671.48
FPGA-4η Μνήμη	4163	666.08	2084	333.44	332.64	779.64
FPGA-5η Μνήμη	4749	759.84	2848	455.68	304.16	751.16

Σημείωμα:  Στη χειρότερη περίπτωση, η κλίση RTG4 FDDR DDR3 DQS-CLK για συσκευές STD είναι μέγιστη 447 ps και ελάχιστη 302 ps.
Σημείωμα: Εκτίμηση καθυστέρησης διάδοσης πλακέτας 160 ps/inch έχει χρησιμοποιηθεί σε αυτήν την ανάλυση π.χample για αναφορά. Η πραγματική καθυστέρηση διάδοσης της πλακέτας για μια πλακέτα χρήστη εξαρτάται από τη συγκεκριμένη πλακέτα που αναλύεται.

Αλληλουχία ισχύος

Αυτή η προσθήκη στο AC439: Οδηγίες σχεδίασης και διάταξης πλακέτας για σημείωση εφαρμογής RTG4 FPGA, παρέχει συμπληρωματικές πληροφορίες, για να τονίσει την κρισιμότητα της τήρησης των Οδηγιών σχεδίασης πλακέτας. Βεβαιωθείτε ότι τηρούνται οι οδηγίες σχετικά με το Power-Up και το Power-Down.

Power-Up
Ο παρακάτω πίνακας παραθέτει τις συνιστώμενες περιπτώσεις χρήσης ενεργοποίησης και τις αντίστοιχες οδηγίες ενεργοποίησης.

Πίνακας 2-1. Οδηγίες Power-Up

Περίπτωση χρήσης	Απαίτηση ακολουθίας	Συμπεριφορά	Σημειώσεις
DEVRST_N Επιβεβαιώνεται κατά την ενεργοποίηση, έως ότου όλα τα τροφοδοτικά RTG4 φτάσουν στις συνιστώμενες συνθήκες λειτουργίας	Κανένα συγκεκριμένο ramp-απαιτείται παραγγελία. Προμήθεια ramp-πάνω πρέπει να ανεβαίνει μονότονα.	Μόλις το VDD και το VPP φτάσουν τα όρια ενεργοποίησης (VDD ~= 0.55V, VPP ~= 2.2V) και Το DEVRST_N κυκλοφόρησε, θα τρέξει ο μετρητής καθυστέρησης POR ~40ms τυπικό (50ms max), μετά η ενεργοποίηση της συσκευής σε λειτουργική συμμόρφωση με τα Σχήματα 11 και 12 (DEVRST_N PUFT) από Οδηγός χρήστη System Controller (UG0576). Με άλλα λόγια, αυτή η ακολουθία διαρκεί 40 ms + 1.72036 ms (τυπικό) από το σημείο που απελευθερώθηκε το DEVRST_N. Σημειώστε ότι η επακόλουθη χρήση του DEVRST_N δεν περιμένει ο μετρητής POR για την εκτέλεση ενεργοποίησης σε λειτουργικές εργασίες και έτσι αυτή η ακολουθία διαρκεί μόνο 1.72036 ms (συνήθης).	Σύμφωνα με τη σχεδίαση, οι έξοδοι θα απενεργοποιηθούν (δηλ. επιπλέουν) κατά την ενεργοποίηση. Μόλις ο μετρητής POR έχει ολοκληρωθεί, το DEVRST_N απελευθερώνεται και όλα τα αναλώσιμα εισόδου/εξόδου VDDI έχουν φτάσει στα δικά τους ~ 0.6V κατώφλι, τότε τα I/O θα τριστοποιηθούν με αδύναμο pull-up ενεργοποιημένο, έως ότου οι έξοδοι μεταβούν στον έλεγχο χρήστη, σύμφωνα με τα Σχήματα 11 και 12 του UG0576. Οι κρίσιμες εξόδους που πρέπει να παραμείνουν χαμηλές κατά την ενεργοποίηση απαιτούν μια εξωτερική συρόμενη αντίσταση 1K-ohm.
DEVRST_N σύρθηκε στο VPP και όλες οι προμήθειες ramp περίπου την ίδια στιγμή	Το VDDPLL δεν πρέπει να είναι το τελευταίο τροφοδοτικό στο ramp επάνω και πρέπει να φτάσει τον ελάχιστο συνιστώμενο όγκο λειτουργίαςtage πριν από την τελευταία παροχή (VDD ή VDDI) ξεκινά rampγια να αποτρέψει την έξοδο κλειδώματος PLL δυσλειτουργίες. Ανατρέξτε στον Οδηγό χρήσης πόρων RTG4 Clocking (UG0586) για μια εξήγηση του τρόπου χρήσης του CCC/PLL READY_VDDPLL είσοδο για την αφαίρεση των απαιτήσεων αλληλουχίας για το τροφοδοτικό VDDPLL. Είτε συνδέστε το SERDES_x_Lyz_VDDAIO στην ίδια παροχή με το VDD ή βεβαιωθείτε ότι ενεργοποιούνται ταυτόχρονα.	Μόλις τα VDD και VPP φτάσουν τα κατώφλια ενεργοποίησης (VDD ~= 0.55 V, VPP ~= 2.2 V), το Θα εκτελεστεί ο μετρητής καθυστέρησης POR 50 ms. Τηρείται η ενεργοποίηση της συσκευής σε λειτουργικό χρονισμό Εικόνες 9 και 10 (VDD PUFT) του Οδηγού χρήστη του Ελεγκτή Συστήματος (UG0576). Με άλλα λόγια, ο συνολικός χρόνος είναι 57.95636 ms.	Σύμφωνα με τη σχεδίαση, οι έξοδοι θα απενεργοποιηθούν (δηλ. επιπλέουν) κατά την ενεργοποίηση. Μόλις ο μετρητής POR έχει ολοκληρωθεί, το DEVRST_N απελευθερώνεται και όλα τα αναλώσιμα VDDI IO έχουν φτάσει στα δικά τους ~ 0.6V κατώφλι, τότε τα I/O θα τριστοποιηθούν με αδύναμο pull-up ενεργοποιημένο, έως ότου οι έξοδοι μεταβούν στον έλεγχο χρήστη, σύμφωνα με τα Σχήματα 9 και 10 του UG0576. Οι κρίσιμες εξόδους που πρέπει να παραμείνουν χαμηλές κατά την ενεργοποίηση απαιτούν μια εξωτερική συρόμενη αντίσταση 1K-ohm.

Περίπτωση χρήσης	Απαίτηση ακολουθίας	Συμπεριφορά	Σημειώσεις
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	Η ακολουθία παρατίθεται στη στήλη Σεναρίου. Το DEVRST_N ανασύρεται σε VPP.	Μόλις τα VDD και VPP φτάσουν τα όρια ενεργοποίησης (VDD ~= 0.55 V, VPP ~= 2.2 V) τα 50 ms Θα εκτελεστεί ο μετρητής καθυστέρησης POR. Η ενεργοποίηση της συσκευής σε λειτουργικό χρονισμό τηρεί τα Σχήματα 9 και 10 (VDD PUFT) του Οδηγός χρήστη System Controller (UG0576). Η ολοκλήρωση της σειράς ενεργοποίησης της συσκευής και ο χρονισμός ενεργοποίησης έως τη λειτουργία βασίζεται στην τελευταία τροφοδοσία VDDI που είναι ενεργοποιημένη.	Σύμφωνα με τη σχεδίαση, οι έξοδοι θα απενεργοποιηθούν (δηλ. επιπλέουν) κατά την ενεργοποίηση. Μόλις ο μετρητής POR έχει ολοκληρωθεί, το DEVRST_N απελευθερώνεται και όλα τα αναλώσιμα εισόδου/εξόδου VDDI έχουν φτάσει στα δικά τους ~ 0.6V κατώφλι, τότε τα IO θα τρισταθούν με αδύναμη ενεργοποίηση, έως ότου οι έξοδοι μεταβούν στον έλεγχο χρήστη, σύμφωνα με τα Σχήματα 9 και 10 του UG0576. Καμία αδύναμη ενεργοποίηση pull-up κατά την ενεργοποίηση έως ότου όλα τα τροφοδοτικά VDDI φτάσουν τα ~0.6V. Το βασικό όφελος αυτής της ακολουθίας είναι ότι η τελευταία παροχή VDDI που φτάνει Αυτό το όριο ενεργοποίησης δεν θα έχει ενεργοποιημένο το αδύναμο pull-up και θα μεταβεί απευθείας από τη λειτουργία απενεργοποιημένης στη λειτουργία που ορίζεται από το χρήστη. Αυτό μπορεί να βοηθήσει στην ελαχιστοποίηση του αριθμού των εξωτερικών πτυσσόμενων αντιστάσεων 1K που απαιτούνται για σχέδια που έχουν την πλειονότητα των συστοιχιών I/O που τροφοδοτούνται από το τελευταίο VDDI που ανέβηκε. Για όλες τις άλλες τράπεζες I/O που τροφοδοτούνται από οποιαδήποτε τροφοδοσία VDDI εκτός από την τελευταία τροφοδοσία VDDI που ανέβηκε, οι κρίσιμες έξοδοι που πρέπει να παραμείνουν χαμηλές κατά την ενεργοποίηση απαιτούν μια εξωτερική αντίσταση 1 K-ohm pull-down.
Περιμένετε τουλάχιστον 51 ms ->
VDDI (Όλα τα IO τράπεζες)
OR
VDD/ SERDES_VD DAIO ->
VPP/ VDDPLL/ 3.3V_VDDI ->
Περιμένετε τουλάχιστον 51 ms ->
VDDI (non-3.3V_VD DI)

 Θεωρήσεις κατά τη διάρκεια της δήλωσης DEVRST_N και της απενεργοποίησης

Εάν το AC439: Οδηγίες σχεδίασης και διάταξης πίνακα για σημείωση εφαρμογής RTG4 FPGA δεν ακολουθούνται, παρακαλούμεview τα ακόλουθα στοιχεία:

1. Για τις δεδομένες ακολουθίες απενεργοποίησης στον Πίνακα 2-2, ο χρήστης μπορεί να δει δυσλειτουργίες I/O ή εισερχόμενα και παροδικά τρέχοντα συμβάντα.
2. Όπως αναφέρεται στη Συμβουλευτική Ειδοποίηση Πελατών (CAN) 19002.5, η απόκλιση από τη σειρά απενεργοποίησης που συνιστάται στο φύλλο δεδομένων RTG4 μπορεί να προκαλέσει ένα παροδικό ρεύμα στην τροφοδοσία 1.2 V VDD. Εάν η παροχή 3.3 V VPP είναι rampΌταν μειωθεί πριν από την τροφοδοσία 1.2 V VDD, θα παρατηρηθεί ένα παροδικό ρεύμα στο VDD καθώς το VPP και το DEVRST_N (τροφοδοτείται από VPP) φτάνουν περίπου το 1.0 V. Αυτό το παροδικό ρεύμα δεν προκύπτει εάν το VPP απενεργοποιηθεί τελευταία, σύμφωνα με τη σύσταση του φύλλου δεδομένων.
   1. Το μέγεθος και η διάρκεια του μεταβατικού ρεύματος εξαρτώνται από τον σχεδιασμό που έχει προγραμματιστεί στο FPGA, την ειδική χωρητικότητα αποσύνδεσης της πλακέτας και την μεταβατική απόκριση του 1.2 V vol.tage ρυθμιστής. Σε σπάνιες περιπτώσεις, έχει παρατηρηθεί παροδικό ρεύμα έως 25A (ή 30 Watt σε ονομαστική παροχή 1.2V VDD). Λόγω της κατανεμημένης φύσης αυτού του μεταβατικού ρεύματος VDD σε ολόκληρο το ύφασμα FPGA (δεν εντοπίζεται σε μια συγκεκριμένη περιοχή) και της σύντομης διάρκειάς του, δεν υπάρχει πρόβλημα αξιοπιστίας εάν το μεταβατικό ρεύμα διακοπής είναι 25A ή λιγότερο.
   2. Ως βέλτιστη πρακτική σχεδιασμού, ακολουθήστε τη σύσταση του φύλλου δεδομένων για να αποφύγετε το παροδικό ρεύμα.
3. Οι δυσλειτουργίες I/O μπορεί να είναι περίπου 1.7 V για 1.2 ms.
   1. Μπορεί να παρατηρηθεί υψηλή δυσλειτουργία στις εξόδους που οδηγούν σε Low ή Tristate.
   2. Χαμηλό σφάλμα στις εξόδους που οδηγούν μπορεί να παρατηρηθεί Υψηλό (το χαμηλό σφάλμα δεν μπορεί να μετριαστεί προσθέτοντας ένα pull-down 1 KΩ).
4. Η απενεργοποίηση του VDDIx επιτρέπει πρώτα τη μονοτονική μετάβαση από Υψηλή σε Χαμηλή, αλλά η έξοδος μειώνεται για λίγο, κάτι που θα επηρεάσει την πλακέτα χρήστη που επιχειρεί να τραβήξει εξωτερικά την έξοδο ψηλά όταν το RTG4 VDDIx απενεργοποιείται. Το RTG4 απαιτεί τα Pads I/O να μην οδηγούνται εξωτερικά πάνω από τον όγκο τροφοδοσίας τράπεζας VDDIxtagΕπομένως, εάν μια εξωτερική αντίσταση προστεθεί σε άλλη ράγα ισχύος, θα πρέπει να απενεργοποιηθεί ταυτόχρονα με την παροχή VDDIx.
   Πίνακας 2-2. Σενάρια δυσλειτουργίας I/O όταν δεν ακολουθείται η συνιστώμενη ακολουθία απενεργοποίησης στο AC439

   Προεπιλεγμένη κατάσταση εξόδου	VDD (1.2V)	VDDIx (<3.3V) VDDIx (3.3V)	VPP (3.3V)	DEVRST_N	Συμπεριφορά Power Down
   					Σφάλμα εισόδου/εξόδου	Current In- Rush
   I/O Driving Low ή Tristated	Ramp κάτω μετά το VPP με οποιαδήποτε σειρά		Ramp κάτω πρώτα	Συνδέεται με VPP	Ναι 1	Ναί
   	Ramp κάτω με οποιαδήποτε σειρά μετά τον ισχυρισμό DEVRST_N			Ισχυρίζεται πριν από οποιαδήποτε προμήθεια ramp κάτω	Ναι 1	Οχι
   I/O Driving High	Ramp κάτω μετά το VPP με οποιαδήποτε σειρά		Ramp κάτω πρώτα	Συνδέεται με VPP	Ναί	Ναί
   	Ramp κάτω με οποιαδήποτε σειρά πριν από το VPP		Ramp κάτω τελευταία	Συνδέεται με VPP	Νο 2	Οχι
   	Ramp κάτω με οποιαδήποτε σειρά μετά τον ισχυρισμό DEVRST_N			Ισχυρίζεται πριν από οποιαδήποτε προμήθεια ramp κάτω	Ναί	Οχι

   1. Συνιστάται μια εξωτερική πτυσσόμενη αντίσταση 1 KΩ για τον μετριασμό του υψηλού σφάλματος στα κρίσιμα I/Os, τα οποία πρέπει να παραμένουν χαμηλά κατά την απενεργοποίηση.
   2. Ένα χαμηλό σφάλμα παρατηρείται μόνο για ένα I/O που σύρεται εξωτερικά σε ένα τροφοδοτικό που παραμένει τροφοδοτημένο ως VPP rampείναι κάτω. Ωστόσο, αυτό αποτελεί παραβίαση των συνθηκών λειτουργίας που συνιστώνται από τη συσκευή, καθώς το PAD δεν πρέπει να είναι υψηλό μετά το αντίστοιχο VDDIx rampείναι κάτω.
5. Εάν επιβεβαιωθεί το DEVRST_N, ο χρήστης μπορεί να δει ένα χαμηλό σφάλμα σε οποιαδήποτε έξοδο I/O που οδηγεί ψηλά και επίσης τραβηχτεί εξωτερικά μέσω μιας αντίστασης στο VDDI. Για π.χample, με μια αντίσταση έλξης 1KΩ, μια χαμηλή δυσλειτουργία που φτάνει στον ελάχιστο όγκοtagΜπορεί να προκύψει e 0.4V με διάρκεια 200 ns πριν από την επεξεργασία της εξόδου.

Σημείωμα: Το DEVRST_N δεν πρέπει να τραβιέται πάνω από το VPP voltagμι. Για να αποφύγετε τα παραπάνω, συνιστάται ιδιαίτερα να ακολουθήσετε τις ακολουθίες ενεργοποίησης και απενεργοποίησης που περιγράφονται στο AC439: Οδηγίες σχεδίασης και διάταξης πλακέτας για Σημείωση εφαρμογής RTG4 FPGA.

Ιστορικό αναθεώρησης

Το ιστορικό αναθεωρήσεων περιγράφει τις αλλαγές που εφαρμόστηκαν στο έγγραφο. Οι αλλαγές παρατίθενται με αναθεώρηση, ξεκινώντας από την τρέχουσα δημοσίευση.

Πίνακας 3-1. Ιστορικό αναθεώρησης

Αναθεώρηση	Ημερομηνία	Περιγραφή
A	04/2022	• Κατά τη διάρκεια της δήλωσης DEVRST_N, όλα τα I/O RTG4 θα τριστατιστούν. Οι έξοδοι που οδηγούνται ψηλά από το ύφασμα FPGA και έλκονται εξωτερικά ψηλά στην πλακέτα ενδέχεται να παρουσιάσουν ένα χαμηλό σφάλμα πριν εισέλθουν στην κατάσταση τριστάτου. Ένας σχεδιασμός πλακέτας με ένα τέτοιο σενάριο εξόδου πρέπει να αναλυθεί για να κατανοηθεί ο αντίκτυπος των διασυνδέσεων στις εξόδους FPGA που ενδέχεται να παρουσιάσουν σφάλμα όταν δηλώνεται DEVRST_N. Για περισσότερες πληροφορίες, ανατρέξτε στο Βήμα 5 στην ενότητα 2.2. Θεωρήσεις κατά τη διάρκεια της δήλωσης DEVRST_N και της απενεργοποίησης. • Μετονομάστηκε Διακοπή ρεύματος στην ενότητα 2.2. Θεωρήσεις κατά τη διάρκεια της δήλωσης DEVRST_N και της απενεργοποίησης. • Μετατράπηκε σε πρότυπο Microchip.
2	02/2022	• Προστέθηκε η ενότητα Power-Up. • Προστέθηκε η ενότητα Power Sequencing.
1	07/2019	Η πρώτη δημοσίευση αυτού του εγγράφου.

Υποστήριξη FPGA μικροτσίπ

Η ομάδα προϊόντων Microchip FPGA υποστηρίζει τα προϊόντα της με διάφορες υπηρεσίες υποστήριξης, όπως Εξυπηρέτηση Πελατών, Κέντρο τεχνικής υποστήριξης πελατών, webιστοσελίδα και γραφεία πωλήσεων σε όλο τον κόσμο. Προτείνεται στους πελάτες να επισκεφτούν τους διαδικτυακούς πόρους του Microchip πριν επικοινωνήσουν με την υποστήριξη, καθώς είναι πολύ πιθανό τα ερωτήματά τους να έχουν ήδη απαντηθεί.
Επικοινωνήστε με το Κέντρο Τεχνικής Υποστήριξης μέσω του webτοποθεσία στη διεύθυνση www.microchip.com/support. Αναφέρετε τον αριθμό ανταλλακτικού συσκευής FPGA, επιλέξτε την κατάλληλη κατηγορία περίπτωσης και μεταφορτώστε το σχέδιο files κατά τη δημιουργία θήκης τεχνικής υποστήριξης.
Επικοινωνήστε με την Εξυπηρέτηση Πελατών για μη τεχνική υποστήριξη προϊόντων, όπως τιμολόγηση προϊόντων, αναβαθμίσεις προϊόντων, πληροφορίες ενημέρωσης, κατάσταση παραγγελίας και εξουσιοδότηση.

• Από τη Βόρεια Αμερική, καλέστε το 800.262.1060
• στον υπόλοιπο κόσμο, καλέστε στο 650.318.4460
• Φαξ, από οπουδήποτε στον κόσμο, 650.318.8044

Το μικροτσίπ Webτοποθεσία

Το Microchip παρέχει ηλεκτρονική υποστήριξη μέσω της εταιρείας μας webτοποθεσία στο www.microchip.com/. Αυτό webο ιστότοπος χρησιμοποιείται για τη δημιουργία files και πληροφορίες εύκολα διαθέσιμες στους πελάτες. Μερικό από το διαθέσιμο περιεχόμενο περιλαμβάνει:

• Υποστήριξη προϊόντων – Φύλλα δεδομένων και σφάλματα, σημειώσεις εφαρμογής και sampπρογράμματα, πόροι σχεδιασμού, οδηγοί χρήστη και έγγραφα υποστήριξης υλικού, πιο πρόσφατες εκδόσεις λογισμικού και αρχειοθετημένο λογισμικό
• Γενική Τεχνική Υποστήριξη – Συχνές ερωτήσεις (FAQs), αιτήματα τεχνικής υποστήριξης, διαδικτυακές ομάδες συζήτησης, λίστα μελών προγράμματος συνεργατών σχεδιασμού μικροτσίπ
• Επιχείρηση Microchip – Οδηγοί επιλογής προϊόντων και παραγγελιών, τελευταία δελτία τύπου Microchip, λίστα σεμιναρίων και εκδηλώσεων, καταχωρίσεις γραφείων πωλήσεων Microchip, διανομέων και αντιπροσώπων εργοστασίων

Υπηρεσία ειδοποιήσεων αλλαγής προϊόντος

Η υπηρεσία ειδοποίησης αλλαγής προϊόντος της Microchip βοηθά τους πελάτες να ενημερώνονται για τα προϊόντα Microchip. Οι συνδρομητές θα λαμβάνουν ειδοποίηση μέσω email κάθε φορά που υπάρχουν αλλαγές, ενημερώσεις, αναθεωρήσεις ή σφάλματα που σχετίζονται με μια συγκεκριμένη οικογένεια προϊόντων ή ένα εργαλείο ανάπτυξης που ενδιαφέρει.
Για να εγγραφείτε, μεταβείτε στο www.microchip.com/pcn και ακολουθήστε τις οδηγίες εγγραφής.

Υποστήριξη Πελατών

Οι χρήστες προϊόντων Microchip μπορούν να λάβουν βοήθεια μέσω πολλών καναλιών:

• Διανομέας ή Αντιπρόσωπος
• Τοπικό Γραφείο Πωλήσεων
• Μηχανικός Ενσωματωμένων Λύσεων (ESE)
• Τεχνική Υποστήριξη

Οι πελάτες θα πρέπει να επικοινωνήσουν με τον διανομέα, τον αντιπρόσωπό τους ή την ESE για υποστήριξη. Τα τοπικά γραφεία πωλήσεων είναι επίσης διαθέσιμα για να βοηθήσουν τους πελάτες. Σε αυτό το έγγραφο περιλαμβάνεται κατάλογος γραφείων πωλήσεων και τοποθεσιών.
Διατίθεται τεχνική υποστήριξη μέσω του website στη διεύθυνση: www.microchip.com/support

Δυνατότητα προστασίας κωδικών συσκευών μικροτσίπ

Σημειώστε τις ακόλουθες λεπτομέρειες της δυνατότητας προστασίας κωδικών σε προϊόντα Microchip:

• Τα προϊόντα μικροτσίπ πληρούν τις προδιαγραφές που περιέχονται στο συγκεκριμένο φύλλο δεδομένων μικροτσίπ τους.
• Η Microchip πιστεύει ότι η οικογένεια προϊόντων της είναι ασφαλής όταν χρησιμοποιείται με τον προβλεπόμενο τρόπο, εντός των προδιαγραφών λειτουργίας και υπό κανονικές συνθήκες.
• Το Microchip εκτιμά και προστατεύει επιθετικά τα δικαιώματα πνευματικής ιδιοκτησίας του. Οι προσπάθειες παραβίασης των χαρακτηριστικών προστασίας κωδικών του προϊόντος Microchip απαγορεύονται αυστηρά και ενδέχεται να παραβιάζουν τον Νόμο για τα δικαιώματα πνευματικής ιδιοκτησίας στην ψηφιακή εποχή.
• Ούτε το Microchip ούτε οποιοσδήποτε άλλος κατασκευαστής ημιαγωγών μπορεί να εγγυηθεί την ασφάλεια του κώδικά του. Η προστασία κωδικού δεν σημαίνει ότι εγγυόμαστε ότι το προϊόν είναι «άθραυστο». Η προστασία κωδικών εξελίσσεται συνεχώς. Η Microchip δεσμεύεται να βελτιώνει συνεχώς τα χαρακτηριστικά προστασίας κωδικών των προϊόντων μας.

Νομική ειδοποίηση

• Αυτή η δημοσίευση και οι πληροφορίες στο παρόν μπορούν να χρησιμοποιηθούν μόνο με προϊόντα Microchip, συμπεριλαμβανομένου του σχεδιασμού, της δοκιμής και της ενσωμάτωσης προϊόντων Microchip στην εφαρμογή σας. Η χρήση αυτών των πληροφοριών με οποιονδήποτε άλλο τρόπο παραβιάζει αυτούς τους όρους. Οι πληροφορίες σχετικά με τις εφαρμογές συσκευών παρέχονται μόνο για τη διευκόλυνσή σας και ενδέχεται να αντικατασταθούν
  με ενημερώσεις. Είναι δική σας ευθύνη να διασφαλίσετε ότι η αίτησή σας πληροί τις προδιαγραφές σας. Επικοινωνήστε με το τοπικό γραφείο πωλήσεων Microchip για πρόσθετη υποστήριξη ή λάβετε πρόσθετη υποστήριξη στο www.microchip.com/en-us/support/design-help/client-support-services.
• ΑΥΤΕΣ ΟΙ ΠΛΗΡΟΦΟΡΙΕΣ ΠΑΡΕΧΟΝΤΑΙ ΑΠΟ ΤΟ MICROCHIP «AS IS». Το MICROCHIP ΔΕΝ ΠΑΡΕΧΕΙ ΔΗΛΩΣΕΙΣ Ή ΕΓΓΥΗΣΕΙΣ ΟΠΟΙΟΥΔΗΠΟΤΕ ΕΙΔΟΥΣ ΕΙΤΕ ΡΗΤΗ Ή ΣΙΩΠΗΡΕΣ, ΓΡΑΠΤΗ Ή ΠΡΟΦΟΡΙΚΗ, ΝΟΜΙΚΕΣ
  Ή ΑΛΛΙΩΣ, ΣΧΕΤΙΚΑ ΜΕ ΤΙΣ ΠΛΗΡΟΦΟΡΙΕΣ ΣΥΜΠΕΡΙΛΑΜΒΑΝΟΝΤΑΣ ΑΛΛΑ ΟΧΙ ΠΕΡΙΟΡΙΣΜΕΝΟ ΣΕ ΟΠΟΙΑΔΗΠΟΤΕ ΣΙΩΠΗΡΕΣ ΕΓΓΥΗΣΕΙΣ ΜΗ ΠΑΡΑΒΙΑΣΗΣ, ΕΜΠΟΡΕΥΣΙΜΟΤΗΤΑΣ ΚΑΙ ΚΑΤΑΛΛΗΛΟΤΗΤΑΣ ΓΙΑ ΣΥΓΚΕΚΡΙΜΕΝΟ ΣΚΟΠΟ Ή ΣΧΕΣΗ ΕΓΓΥΗΣΗΣ ΓΙΑ ΣΧΕΣΗ.
• ΣΕ ΚΑΜΙΑ ΠΕΡΙΠΤΩΣΗ ΔΕΝ ΕΙΝΑΙ ΥΠΕΥΘΥΝΗ Η ΜΙΚΡΟΤΣΙΠ ΓΙΑ ΟΠΟΙΑΔΗΠΟΤΕ ΕΜΜΕΣΗ, ΕΙΔΙΚΗ, ΤΙΜΩΡΙΚΗ, ΣΥΜΠΤΩΜΑΤΙΚΗ Ή ΣΥΝΕΠΕΙΡΗ ΑΠΩΛΕΙΑ, ΖΗΜΙΑ, ΚΟΣΤΟΣ Ή ΔΑΠΑΝΗ ΟΠΟΙΟΥΔΗΠΟΤΕ ΕΙΔΟΥΣ ΣΧΕΤΙΚΑ ΜΕ ΤΙΣ Η.Π.Α. ΑΚΟΜΑ ΚΑΙ ΑΝ ΕΧΕΙ ΣΥΜΒΟΥΛΕΥΘΕΙ ΜΙΚΡΟΤΣΙΠ ΓΙΑ ΤΗΝ ΠΙΘΑΝΟΤΗΤΑ Ή ΟΙ ΒΛΑΒΕΣ ΕΙΝΑΙ ΠΡΟΒΛΕΠΤΕΣ. ΣΤΟΝ ΠΛΗΡΗ ΒΑΘΜΟ ΠΟΥ ΕΠΙΤΡΕΠΕΤΑΙ ΑΠΟ ΤΟ ΝΟΜΟ, Η ΣΥΝΟΛΙΚΗ ΕΥΘΥΝΗ ΤΗΣ ΜΙΚΡΟΤΣΙΠ ΓΙΑ ΟΛΕΣ ΤΙΣ ΑΠΑΙΤΗΣΕΙΣ ΜΕ ΟΠΟΙΟΔΗΠΟΤΕ ΤΡΟΠΟ ΣΧΕΤΙΚΑ ΜΕ ΤΙΣ ΠΛΗΡΟΦΟΡΙΕΣ Ή ΤΗ ΧΡΗΣΗ ΤΟΥ ΔΕΝ ΘΑ ΥΠΕΡΒΑΙΝΕΙ ΤΟ ΠΟΣΟ ΤΩΝ ΤΕΛΩΝ, ΕΑΝ ΥΠΑΡΧΕΙ, ΑΥΤΟ ΠΟΛΥ ΑΥΤΟ ΠΛΗΡΟΦΟΡΙΕΣ.
  Η χρήση των συσκευών Microchip σε εφαρμογές υποστήριξης ζωής ή/και ασφάλειας είναι εξ ολοκλήρου με κίνδυνο του αγοραστή και ο αγοραστής συμφωνεί να υπερασπιστεί, να αποζημιώσει και να διατηρήσει το αβλαβές Microchip από οποιαδήποτε ζημιά, αξιώσεις, κοστούμια ή έξοδα που προκύπτουν από αυτή τη χρήση. Καμία άδεια δεν μεταβιβάζεται, σιωπηρά ή με άλλο τρόπο, βάσει οποιωνδήποτε δικαιωμάτων πνευματικής ιδιοκτησίας Microchip, εκτός εάν αναφέρεται διαφορετικά.

Εμπορικά σήματα

• Το όνομα και το λογότυπο του μικροτσίπ, το λογότυπο Microchip, Adaptec, AnyRate, AVR, λογότυπο AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Link,Checkty, maXTouch, MediaLB, megaAVR, Microsemi, λογότυπο Microsemi, MOST, MOST λογότυπο, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, λογότυπο PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, Logo, SST, SuperFST, , Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron και XMEGA είναι σήματα κατατεθέντα της Microchip Technology Incorporated στις ΗΠΑ και σε άλλες χώρες.
• AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC- Plus logo, Qui Τα SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, WinPath και ZL είναι σήματα κατατεθέντα της Microchip Technology Incorporated στις ΗΠΑ
• Καταστολή γειτονικού κλειδιού, AKS, αναλογικό για την ψηφιακή εποχή, οποιοσδήποτε πυκνωτής, AnyIn, AnyOut, Επαυξημένη εναλλαγή, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoPICAMdsnet, CryptoPICController,DyptoController. , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Παντογνώστης Κώδικας Δημιουργία, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QREALMatri , Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, USBCheck VariSense, VectorBlox, VeriPHY, ViewΤο Span, το WiperLock, το XpressConnect και το ZENA είναι εμπορικά σήματα της Microchip Technology Incorporated στο
  ΗΠΑ και άλλες χώρες.
• Το SQTP είναι σήμα υπηρεσίας της Microchip Technology Incorporated στις ΗΠΑ. Τα σήματα Adaptec, Frequency on Demand, Silicon Storage Technology, Symmcom και Trusted Time είναι σήματα κατατεθέντα της Microchip Technology Inc. σε άλλες χώρες.
• Το GestIC είναι σήμα κατατεθέν της Microchip Technology Germany II GmbH & Co. KG, θυγατρικής της Microchip Technology Inc., σε άλλες χώρες.
  Όλα τα άλλα εμπορικά σήματα που αναφέρονται στο παρόν αποτελούν ιδιοκτησία των αντίστοιχων εταιρειών τους.
  © 2022, Microchip Technology Incorporated και οι θυγατρικές της. Ολα τα δικαιώματα διατηρούνται.
  ISBN: 978-1-6683-0362-7

Σύστημα Διαχείρισης Ποιότητας

Για πληροφορίες σχετικά με τα Συστήματα Διαχείρισης Ποιότητας της Microchip, επισκεφθείτε www.microchip.com/quality.

Πωλήσεις και εξυπηρέτηση σε όλο τον κόσμο

ΑΜΕΡΙΚΗ	ΑΣΙΑΣ/Ειρηνικού	ΑΣΙΑΣ/Ειρηνικού	ΕΥΡΩΠΗ
Εταιρικό Γραφείο 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Τηλ: 480-792-7200 Φαξ: 480-792-7277 Τεχνική Υποστήριξη: www.microchip.com/support Web Διεύθυνση: www.microchip.com Ατλάντα Duluth, GA Τηλ: 678-957-9614 Φαξ: 678-957-1455 Όστιν, Τέξας Τηλ: 512-257-3370 Βοστώνη Westborough, MA Τηλ: 774-760-0087 Φαξ: 774-760-0088 Σικάγο Itasca, IL Τηλ: 630-285-0071 Φαξ: 630-285-0075 Ντάλας Addison, Τέξας Τηλ: 972-818-7423 Φαξ: 972-818-2924 Ντιτρόιτ Novi, MI Τηλ: 248-848-4000 Χιούστον, Τέξας Τηλ: 281-894-5983 Ινδιανάπολη Noblesville, IN Τηλ: 317-773-8323 Φαξ: 317-773-5453 Τηλ: 317-536-2380 Λος Άντζελες Mission Viejo, CA Τηλ: 949-462-9523 Φαξ: 949-462-9608 Τηλ: 951-273-7800 Raleigh, NC Τηλ: 919-844-7510 Νέα Υόρκη, Νέα Υόρκη Τηλ: 631-435-6000 Σαν Χοσέ, Καλιφόρνια Τηλ: 408-735-9110 Τηλ: 408-436-4270 Καναδάς – Τορόντο Τηλ: 905-695-1980 Φαξ: 905-695-2078	Αυστραλία – Σίδνεϊ Τηλ: 61-2-9868-6733 Κίνα – Πεκίνο Τηλ: 86-10-8569-7000 Κίνα – Τσενγκντού Τηλ: 86-28-8665-5511 Κίνα – Τσονγκκίνγκ Τηλ: 86-23-8980-9588 Κίνα – Ντονγκουάν Τηλ: 86-769-8702-9880 Κίνα – Γκουανγκζού Τηλ: 86-20-8755-8029 Κίνα – Χανγκζού Τηλ: 86-571-8792-8115 Κίνα – ΕΔΠ Χονγκ Κονγκ Τηλ: 852-2943-5100 Κίνα – Ναντζίνγκ Τηλ: 86-25-8473-2460 Κίνα – Κινγκντάο Τηλ: 86-532-8502-7355 Κίνα – Σαγκάη Τηλ: 86-21-3326-8000 Κίνα – Σενγιάνγκ Τηλ: 86-24-2334-2829 Κίνα – Σενζέν Τηλ: 86-755-8864-2200 Κίνα – Σούτζου Τηλ: 86-186-6233-1526 Κίνα – Γουχάν Τηλ: 86-27-5980-5300 Κίνα – Xian Τηλ: 86-29-8833-7252 Κίνα – Ξιαμέν Τηλ: 86-592-2388138 Κίνα – Ζουχάι Τηλ: 86-756-3210040	Ινδία – Μπανγκαλόρ Τηλ: 91-80-3090-4444 Ινδία – Νέο Δελχί Τηλ: 91-11-4160-8631 Ινδία - Πούνε Τηλ: 91-20-4121-0141 Ιαπωνία – Οσάκα Τηλ: 81-6-6152-7160 Ιαπωνία – Τόκιο Τηλ: 81-3-6880- 3770 Κορέα – Daegu Τηλ: 82-53-744-4301 Κορέα – Σεούλ Τηλ: 82-2-554-7200 Μαλαισία - Κουάλα Λουμπούρ Τηλ: 60-3-7651-7906 Μαλαισία – Πενάνγκ Τηλ: 60-4-227-8870 Φιλιππίνες – Μανίλα Τηλ: 63-2-634-9065 Σιγκαπούρη Τηλ: 65-6334-8870 Ταϊβάν – Χσιν Τσου Τηλ: 886-3-577-8366 Ταϊβάν – Καοσιούνγκ Τηλ: 886-7-213-7830 Ταϊβάν - Ταϊπέι Τηλ: 886-2-2508-8600 Ταϊλάνδη – Μπανγκόκ Τηλ: 66-2-694-1351 Βιετνάμ – Χο Τσι Μινχ Τηλ: 84-28-5448-2100	Αυστρία – Γουέλς Τηλ: 43-7242-2244-39 Φαξ: 43-7242-2244-393 Δανία – Κοπεγχάγη Τηλ: 45-4485-5910 Φαξ: 45-4485-2829 Φινλανδία – Espoo Τηλ: 358-9-4520-820 Γαλλία – Παρίσι Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Γερμανία – Garching Τηλ: 49-8931-9700 Γερμανία – Χάαν Τηλ: 49-2129-3766400 Γερμανία – Χάιλμπρον Τηλ: 49-7131-72400 Γερμανία – Καρλσρούη Τηλ: 49-721-625370 Γερμανία – Μόναχο Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Γερμανία – Ρόζενχαϊμ Τηλ: 49-8031-354-560 Ισραήλ – Ra'anana Τηλ: 972-9-744-7705 Ιταλία – Μιλάνο Τηλ: 39-0331-742611 Φαξ: 39-0331-466781 Ιταλία – Πάδοβα Τηλ: 39-049-7625286 Ολλανδία – Drunen Τηλ: 31-416-690399 Φαξ: 31-416-690340 Νορβηγία – Τρόντχαϊμ Τηλ: 47-72884388 Πολωνία – Βαρσοβία Τηλ: 48-22-3325737 Ρουμανία – Βουκουρέστι Tel: 40-21-407-87-50 Ισπανία - Μαδρίτη Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Σουηδία – Γκέτεμπεργκ Tel: 46-31-704-60-40 Σουηδία – Στοκχόλμη Τηλ: 46-8-5090-4654 Ηνωμένο Βασίλειο – Wokingham Τηλ: 44-118-921-5800 Φαξ: 44-118-921-5820

© 2022 Microchip Technology Inc. και οι θυγατρικές της

Έγγραφα / Πόροι

Προσθήκη MICROCHIP RTG4 Οδηγίες σχεδίασης και διάταξης πίνακα RTG4 FPGA [pdf] Οδηγός χρήστη RTG4 Addendum Οδηγίες σχεδίασης και διάταξης πίνακα RTG4 FPGA, RTG4, Προσθήκη Οδηγίες σχεδίασης και διάταξης πίνακα RTG4 FPGA, Οδηγίες σχεδίασης και διάταξης

Αναφορές

• Εγχειρίδιο χρήστη