MICROCHIP RTG4 Addendum RTG4 FPGA ボードの設計とレイアウトのガイドライン
導入
この AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note の補遺は補足情報を提供し、リビジョン 3 以降で発行された DDR9 長さの一致ガイドラインが RTG4™ 開発キットに使用されるボード レイアウトよりも優先されることを強調しています。 当初、RTG4 開発キットはエンジニアリング シリコン (ES) でのみ利用可能でした。 最初のリリース後、キットには標準 (STD) スピード グレードおよび -1 スピード グレードの RTG4 製品デバイスが実装されました。 製品番号 RTG4-DEV-KIT および RTG4-DEV-KIT-1 には、それぞれ STD スピード グレードおよび -1 スピード グレード デバイスが付属しています。
さらに、この補遺には、さまざまなパワーアップおよびパワーダウン シーケンスのデバイス I/O 動作、および通常動作中の DEVRST_N アサートに関する詳細が含まれています。
RTG4-DEV-KIT DDR3 ボード レイアウトの分析
- RTG4 開発キットは、32 つの内蔵 RTG4 FDDR コントローラーと PHY ブロック (FDDR East および West) のそれぞれに 3 ビット データおよび 4 ビット ECC DDRXNUMX インターフェイスを実装します。 インターフェイスは、XNUMX つのデータ バイト レーンとして物理的に構成されています。
- このキットは、『AC3: Board Design and Layout Guidelines for RTG439 FPGA Application Note』の「DDR4 レイアウト ガイドライン」セクションで説明されているように、フライ バイ ルーティング スキームに従います。 ただし、この開発キットはアプリケーション ノートが発行される前に設計されたものであるため、アプリケーション ノートで説明されている更新された長さ一致ガイドラインには準拠していません。 DDR3 仕様では、書き込みトランザクション (DSS) 中の各 DDR750 メモリ デバイスのデータ ストローブ (DQS) と DDR3 クロック (CK) の間のスキューに +/- 3 ps の制限があります。
- アプリケーション ノートの AC439 リビジョン 9 以降のバージョンの長さ一致ガイドラインに従うと、RTG4 ボード レイアウトは、プロセス全体で -1 および STD スピード グレード デバイスの両方の tDQSS 制限を満たします。tage、および RTG4 製品デバイスでサポートされる温度 (PVT) 動作範囲。 これは、RTG4 ピンでの DQS と CK 間のワースト ケースの出力スキューを考慮することによって実現されます。 具体的には、
ビルト RTG4 FDDR コントローラーと PHY を組み合わせた場合、ワースト ケースの条件で、DQS は -370 スピード グレード デバイスの場合は CK を最大 1 ps リードし、STD スピード グレード デバイスの場合は DQS は CK を最大 447 ps リードします。 - 表 1-1 に示す分析に基づいて、RTG4-DEV-KIT-1 は、RTG4 FDDR の最悪の場合の動作条件で、各メモリ デバイスの tDQSS 制限を満たしています。 ただし、表 1-2 に示すように、STD スピード グレードの RTG4 デバイスを実装した RTG4-DEV-KIT レイアウトは、ワースト ケースの動作条件で、フライバイ トポロジの 4 番目と 4 番目のメモリ デバイスの tDQSS を満たしていません。 RTG4 FDDR 用。 一般に、RTGXNUMX-DEV-KIT は、ラボ環境の室温などの典型的な条件で使用されます。 したがって、このワースト ケースの分析は、一般的な条件で使用される RTGXNUMX-DEV-KIT には適用されません。 分析は元として機能しますampAC3 にリストされている DDR439 の長さの一致ガイドラインに従うことが重要である理由を説明し、ユーザー ボードの設計がフライト アプリケーションの tDQSS を満たすようにします。
- このexについてさらに詳しく説明するにはample、および AC4 DDR439 の長さの一致ガイドラインを満たすことができない RTG3 ボード レイアウトを手動で補正する方法を示します。組み込みの RTG4 FDDR コントローラーと PHY には、データ バイト レーンごとに DQS 信号を静的に遅延させる機能があります。 このスタティック シフトを使用して、tDQSS が 4 ps を超えるメモリ デバイスで DQS と CK 間のスキューを減らすことができます。 書き込みトランザクション中の DQS の静的遅延制御 (レジスタ REG_PHY_WR_DQS_SLAVE_RATIO 内) の使用の詳細については、UG750: RTG0573 FPGA High Speed DDR Interfaces User Guide の DRAM Training セクションを参照してください。 この遅延値は、自動生成された CoreABC FDDR 初期化コードを変更することにより、自動初期化で FDDR コントローラーをインスタンス化するときに、Libero® SoC で使用できます。 同様のプロセスを、各メモリ デバイスで tDQSS を満たさないユーザー ボード レイアウトに適用できます。
表 1-1. -4 パーツと FDDR1 インターフェイスの RTG1-DEV-KIT-1 tDQSS 計算の評価
| 分析された経路 | クロック長 (ミル) | クロック伝搬遅延 (ps) | データ長 (mil) | データ伝搬
遅延 (ps) |
CLKDQS の違い
ルーティングによる (mils) |
ボード スキュー + FPGA DQSCLK 後のすべてのメモリでの tDQSS
スキュー (ps) |
| FPGA-1stメモリ | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 431.12 |
| FPGA-2nd メモリ | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 557.36 |
| FPGA-3rd メモリ | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 594.48 |
| FPGA-4th メモリ | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 702.64 |
| FPGA-5th メモリ | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 674.16 |
注記: 最悪の場合、-4 デバイスの RTG3 FDDR DDR1 DQS-CLK スキューは最大 370 ps、最小 242 ps です。
表 1-2。 STD パーツおよび FDDR4 インターフェイスの RTG1-DEV-KIT tDQSS 計算の評価
| 分析された経路 | クロック長 (ミル) | クロック伝搬遅延
（追伸） |
データ長 (mil) | データ伝搬遅延 (ps) | CLKDQS の違い
ルーティングによる (mils) |
ボード スキュー + FPGA DQSCLK 後のすべてのメモリでの tDQSS
スキュー (ps) |
| FPGA-1stメモリ | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 508.12 |
| FPGA-2nd メモリ | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 634.36 |
| FPGA-3rd メモリ | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 671.48 |
| FPGA-4th メモリ | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 779.64 |
| FPGA-5th メモリ | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 751.16 |
注記： 最悪の場合、STD デバイスの RTG4 FDDR DDR3 DQS-CLK スキューは最大 447 ps、最小 302 ps です。
注記: この解析では、160 ps/インチのボード伝搬遅延の見積もりが使用されています。amp参考までに。 ユーザー ボードの実際のボード伝搬遅延は、解析対象のボードによって異なります。
電源シーケンス
AC439: RTG4 FPGA アプリケーション ノートのボード デザインおよびレイアウト ガイドラインのこの補遺は、ボード デザイン ガイドラインに従う重要性を強調するための補足情報を提供します。 パワーアップとパワーダウンに関するガイドラインに従っていることを確認してください。
パワーアップ
次の表に、推奨される電源投入の使用例と、それに対応する電源投入のガイドラインを示します。
表 2-1. パワーアップのガイドライン
| 使用事例 | シーケンス要件 | 行動 | 注記 |
| DEVRST_N
すべての RTG4 電源が推奨動作条件に達するまで、電源投入時にアサートされます。 |
特定の r なしamp-アップオーダーが必要です。 供給ramp-up は単調に上昇する必要があります。 | VDD と VPP が起動しきい値 (VDD ~= 0.55V、VPP ~= 2.2V) に達すると、
DEVRST_N が解放されると、POR 遅延カウンターが実行されます。 約 40 ミリ秒 (最大 50 ミリ秒)、その後、デバイスが機能するまでの電源投入は、図 11 および 12 (DEVRST_N PUFT) の システム コントローラー ユーザー ガイド (UG0576)。 つまり、このシーケンスには、DEVRST_N が解放された時点から 40 ms + 1.72036 ms (標準) かかります。 DEVRST_N の後続の使用は待機しないことに注意してください。 POR カウンターが機能タスクへの電源投入を実行するため、このシーケンスは 1.72036 ms (標準) しかかかりません。 |
設計上、電源投入時に出力は無効になります (つまり、フロート)。 一度 POR カウンター
が完了し、DEVRST_N が解放され、すべての VDDI I/O 供給が限界に達しました UG0.6 の図 11 および図 12 に従って、出力がユーザー制御に移行するまで、I/O は弱プルアップがアクティブな状態でトライステートになります。 電源投入時にローに維持する必要がある重要な出力には、0576K オームの外付けプルダウン抵抗が必要です。 |
| DEVRST_N
VPP とすべての電源にプルアップ ramp ほぼ同時にアップ |
VDDPLL を
rへの最後の電源amp 最小推奨動作容量に達する必要がありますtage 最後の電源 (VDD または VDDI) r を開始します。ampPLLロック出力防止対策 グリッチ。 CCC/PLL READY_VDDPLL の使用方法については、RTG4 クロッキング リソース ユーザー ガイド (UG0586) を参照してください。 VDDPLL 電源のシーケンシング要件を削除します。 SERDES_x_Lyz_VDDAIO を VDD と同じ電源に接続するか、同時にパワーアップするようにします。 |
VDD と VPP が起動しきい値 (VDD ~= 0.55V、VPP ~= 2.2V) に達すると、
50 ミリ秒の POR 遅延カウンターが実行されます。 機能タイミングへのデバイスの電源投入は、 『システム コントローラー ユーザー ガイド』 (UG9) の図 10 および 0576 (VDD PUFT)。 つまり、合計時間は 57.95636 ミリ秒です。 |
設計上、電源投入時に出力は無効になります (つまり、フロート)。 一度 POR カウンター
DEVRST_N が解放され、すべての VDDI IO 供給が UG0.6 の図 9 および図 10 に従って、出力がユーザー制御に移行するまで、I/O は弱プルアップがアクティブな状態でトライステートになります。 電源投入時にローに維持する必要がある重要な出力には、0576K オームの外付けプルダウン抵抗が必要です。 |
| 使用事例 | シーケンス要件 | 行動 | 注記 |
| VDD/SERDES_VD DAIO -> VPP/VDDPLL
-> |
シナリオ列に記載されているシーケンス。
DEVRST_N は VPP にプルアップされています。 |
VDD と VPP が起動しきい値 (VDD ~= 0.55V、VPP ~= 2.2V) に達すると、50ms
POR 遅延カウンターが実行されます。 機能するタイミングへのデバイスの電源投入は、図に準拠しています の 9 および 10 (VDD PUFT) システム コントローラー ユーザー ガイド (UG0576)。 デバイスのパワーアップ シーケンスの完了と機能タイミングへのパワーアップは、最後にパワーオンされた VDDI 電源に基づいています。 |
設計上、電源投入時に出力は無効になります (つまり、フロート)。 一度 POR カウンター
が完了し、DEVRST_N が解放され、すべての VDDI I/O 供給が限界に達しました ~0.6V のしきい値の場合、UG9 の図 10 および 0576 に従って、出力がユーザー制御に移行するまで、IO はアクティブな弱いプルアップでトライステートになります。 すべての VDDI 供給が ~0.6V に達するまで、電源投入時に弱プルアップのアクティブ化はありません。 主なメリット このシーケンスの最大値は、到達する最後の VDDI 電源です。 このアクティブ化しきい値では、弱いプルアップがアクティブ化されず、代わりに無効モードからユーザー定義モードに直接移行します。 これにより、最後の VDDI によって電力が供給される大部分の I/O バンクを持つ設計に必要な外部 1K プルダウン抵抗の数を最小限に抑えることができます。 最後の VDDI 電源以外の VDDI 電源によって電力が供給される他のすべての I/O バンクでは、電源投入時に Low を維持する必要がある重要な出力には、外部 1K オームのプルダウン抵抗が必要です。 |
| 少なくとも 51ms 待ちます -> | |||
| VDDI (すべての IO
銀行） |
|||
| OR | |||
| VDD/ SERDES_VD DAIO -> | |||
| VPP/ VDDPLL/ 3.3V_VDDI -> | |||
| 少なくとも 51ms 待ちます -> | |||
| VDI
(非 3.3V_VD DI) |
DEVRST_N アサートおよびパワーダウン中の考慮事項
AC439: RTG4 FPGA アプリケーション ノートのボード デザインとレイアウトのガイドラインに従っていない場合は、再確認してください。view 以下の詳細:
- 表 2-2 に示すパワーダウン シーケンスでは、I/O グリッチまたは突入電流および過渡電流イベントが発生する場合があります。
- Customer Advisory Notification (CAN) 19002.5 に記載されているように、RTG4 データシートで推奨されているパワーダウン シーケンスから逸脱すると、1.2V VDD 電源で過渡電流が発生する可能性があります。 3.3V VPP 電源が r の場合ampVDD 電源が 1.2V になる前にダウンすると、VPP と DEVRST_N (VPP から給電) が約 1.0V に達すると、VDD で過渡電流が観測されます。 データシートの推奨に従って、VPP が最後にパワーダウンされた場合、この過渡電流は発生しません。
- 過渡電流の大きさと持続時間は、FPGA にプログラムされたデザイン、特定のボード デカップリング キャパシタンス、および 1.2V ボリュームの過渡応答に依存します。tageレギュレーター。 まれに、最大 25A (公称 30V VDD 電源で 1.2 ワット) の過渡電流が観測されています。 この VDD トランジェント電流は FPGA ファブリック全体 (特定の領域に限定されない) に分散される性質と、その持続時間が短いため、パワーダウン トランジェントが 25A 以下の場合、信頼性の問題はありません。
- 設計のベスト プラクティスとして、データシートの推奨事項に従って過渡電流を回避してください。
- I/O グリッチは、1.7 ミリ秒で約 1.2V になる場合があります。
- Low または Tristate を駆動する出力に高いグリッチが見られる場合があります。
- High を駆動する出力の低グリッチが観察される場合があります (低グリッチは 1 KΩ プルダウンを追加しても軽減できません)。
- 最初に VDDIx の電源を切ると、High から Low への単調遷移が可能になりますが、出力が一時的に Low に駆動され、RTG4 VDDIx の電源を切るときに外部から出力を High にプルしようとするユーザー ボードに影響を与える可能性があります。 RTG4 では、I/O パッドが VDDIx バンク電源電圧を超えて外部から駆動されないようにする必要があります。tagしたがって、外付け抵抗を別の電源レールに追加する場合、VDDIx 電源と同時にパワーダウンする必要があります。
表 2-2。 AC439 で推奨されるパワーダウン シーケンスに従わない場合の I/O グリッチ シナリオデフォルトの出力状態 VDD（1.2V） VDDIx (<3.3V) VDDIx (3.3V) VPP (3.3V) DEVRST_N パワーダウン動作 I/O グリッチ 突入電流 I/O ドライブが Low またはトライステート Ramp 任意の順序で VPP の後にダウン Ramp 最初にダウン VPP に関連付け はい1 はい Ramp DEVRST_N アサート後、任意の順序でダウン 供給前にアサートされます ramp 下 はい1 いいえ I/O ドライビング ハイ Ramp 任意の順序で VPP の後にダウン Ramp 最初にダウン VPP に関連付け はい はい Ramp VPP の前に任意の順序でダウン Ramp 最後に VPP に関連付け 2番 いいえ Ramp DEVRST_N アサート後、任意の順序でダウン 供給前にアサートされます ramp 下 はい いいえ - 重要な I/O の高いグリッチを緩和するために、外付けの 1 KΩ プルダウン抵抗の使用をお勧めします。
- 低グリッチは、VPP r として給電されたままの電源に外部からプルアップされた I/O でのみ観察されます。ampダウンします。 ただし、対応する VDDIx rampダウンしました。
- DEVRST_N がアサートされると、High に駆動され、抵抗を介して VDDI に外部からプルアップされている出力 I/O で Low グリッチが発生する可能性があります。 例えばampル、1KΩのプルアップ抵抗を使用して、最小ボリュームに達する低グリッチtag出力が処理される前に、0.4 ns の持続時間で 200 V の e が発生する場合があります。
注記: DEVRST_N は VPP vol を超えてプルしてはなりませんtage. 上記を回避するには、AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note で説明されているパワーアップおよびパワーダウン シーケンスに従うことを強くお勧めします。
改訂履歴
改訂履歴には、ドキュメントに実装された変更が記載されています。 変更は、現在の出版物から、改訂ごとにリストされています。
表 3-1. 改訂履歴
| リビジョン | 日付 | 説明 |
| A | 04/2022 | • DEVRST_N のアサート中、すべての RTG4 I/O がトライステートになります。 FPGA ファブリックによって High に駆動され、ボード上で外部から High にプルされた出力は、トライステート状態に入る前に Low グリッチが発生する可能性があります。 DEVRST_N がアサートされたときにグリッチが発生する可能性がある FPGA 出力への相互接続の影響を理解するには、このような出力シナリオのボード デザインを解析する必要があります。 詳細については、セクションのステップ 5 を参照してください。
2.2. DEVRST_N アサートおよびパワーダウン中の考慮事項。 • 名前が変更されました パワーダウン セクション 2.2 へ。 DEVRST_N アサートおよびパワーダウン中の考慮事項。 • Microchip テンプレートに変換。 |
| 2 | 02/2022 | • パワーアップ セクションを追加。
• 「電源シーケンス」セクションを追加。 |
| 1 | 07/2019 | このドキュメントの最初の発行。 |
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インド – バンガロール
電話: 91-80-3090-4444 インド–ニューデリー 電話: 91-11-4160-8631 インド–プネー 電話: 91-20-4121-0141 日本–大阪 電話: 81-6-6152-7160 日本 – 東京 Tel：81-3-6880-3770 韓国–大邱 電話: 82-53-744-4301 韓国–ソウル 電話: 82-2-554-7200 マレーシア–クアラルンプール 電話: 60-3-7651-7906 マレーシア–ペナン 電話: 60-4-227-8870 フィリピン – マニラ 電話: 63-2-634-9065 シンガポール 電話: 65-6334-8870 台湾– Hsin Chu 電話: 886-3-577-8366 台湾–高雄 電話: 886-7-213-7830 台湾–台北 電話: 886-2-2508-8600 タイ – バンコク 電話: 66-2-694-1351 ベトナム–ホーチミン 電話: 84-28-5448-2100 |
オーストリア–ヴェルス
電話: 43-7242-2244-39 ファックス: 43-7242-2244-393 デンマーク – コペンハーゲン 電話: 45-4485-5910 ファックス: 45-4485-2829 フィンランド–エスポー 電話: 358-9-4520-820 フランス – パリ Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 ドイツ – ガルヒング 電話: 49-8931-9700 ドイツ–ハーン 電話: 49-2129-3766400 ドイツ – ハイルブロン 電話: 49-7131-72400 ドイツ–カールスルーエ 電話: 49-721-625370 ドイツ – ミュンヘン Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 ドイツ – ローゼンハイム 電話: 49-8031-354-560 イスラエル – ラアナナ 電話: 972-9-744-7705 イタリア–ミラノ 電話: 39-0331-742611 ファックス: 39-0331-466781 イタリア–パドヴァ 電話: 39-049-7625286 オランダ– Drunen 電話: 31-416-690399 ファックス: 31-416-690340 ノルウェー–トロンハイム 電話: 47-72884388 ポーランド – ワルシャワ 電話: 48-22-3325737 ルーマニア – ブカレスト Tel: 40-21-407-87-50 スペイン–マドリード Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 スウェーデン–ヨーテボリ Tel: 46-31-704-60-40 スウェーデン – ストックホルム 電話: 46-8-5090-4654 英国–ウォーキンガム 電話: 44-118-921-5800 ファックス: 44-118-921-5820 |
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