MICROCHIP RTG4 Addendum RTG4 FPGAs Directrius de disseny i disseny de plaques

Introducció

Aquest addenda a AC439: Directrius de disseny i disseny de la placa per a la nota d'aplicació RTG4 FPGA, proporciona informació addicional per emfatitzar que les directrius de concordança de longitud DDR3 publicades a la revisió 9 o posterior tenen prioritat sobre la disposició de la placa utilitzada per al kit de desenvolupament RTG4™. Inicialment, el kit de desenvolupament RTG4 només estava disponible amb Engineering Silicon (ES). Després del llançament inicial, el kit es va omplir més tard amb dispositius de producció RTG1 de grau de velocitat estàndard (STD) i de grau de velocitat -4. Els números de peça, RTG4-DEV-KIT i RTG4-DEV-KIT-1 inclouen dispositius de grau de velocitat STD i grau de velocitat -1, respectivament.
A més, aquest complement inclou detalls sobre el comportament d'E/S del dispositiu per a diverses seqüències d'engegada i apagada, així com l'afirmació DEVRST_N durant el funcionament normal.

Anàlisi de la disposició de la placa RTG4-DEV-KIT DDR3

• El kit de desenvolupament RTG4 implementa una interfície de dades de 32 bits i una interfície ECC DDR4 de 3 bits per a cadascun dels dos controladors RTG4 FDDR integrats i blocs PHY (FDDR East i West). La interfície està organitzada físicament en cinc carrils de bytes de dades.
• El kit segueix l'esquema d'encaminament de vol segons es descriu a la secció Directrius de disseny de DDR3 d'AC439: Directrius de disseny i disseny de la placa per a la nota d'aplicació RTG4 FPGA. Tanmateix, com que aquest kit de desenvolupament es va dissenyar abans de publicar la nota de l'aplicació, no s'ajusta a les directrius de concordança de longitud actualitzades descrites a la nota d'aplicació. A l'especificació DDR3, hi ha un límit de +/- 750 ps en la inclinació entre l'estrobo de dades (DQS) i el rellotge DDR3 (CK) a cada dispositiu de memòria DDR3 durant una transacció d'escriptura (DSS).
• Quan es segueixen les directrius de concordança de longitud de l'AC439 revisió 9 o versions posteriors de la nota d'aplicació, la disposició de la placa RTG4 complirà el límit tDQSS tant per als dispositius de grau de velocitat -1 com per a STD durant tot el procés, vol.tage, i el rang de funcionament de temperatura (PVT) compatible amb els dispositius de producció RTG4. Això s'aconsegueix tenint en compte la desviació de sortida del pitjor cas entre DQS i CK als pins RTG4. Concretament, quan s'utilitza el
  controlador FDDR incorporat RG4 més PHY, el DQS porta CK en un màxim de 370 ps per a un dispositiu de grau de velocitat -1 i DQS condueix CK en un màxim de 447 ps per a un dispositiu de grau de velocitat STD, en el pitjor dels casos.
• D'acord amb l'anàlisi que es mostra a la taula 1-1, el RTG4-DEV-KIT-1 compleix els límits de tDQSS a cada dispositiu de memòria, en les condicions de funcionament del pitjor dels casos per a l'RTG4 FDDR. Tanmateix, tal com es mostra a la taula 1-2, la disposició RTG4-DEV-KIT, completada amb dispositius RTG4 de grau de velocitat STD, no compleix amb tDQSS per als dispositius de memòria quart i cinquè de la topologia de sobrevol, en les pitjors condicions de funcionament. per al RTG4 FDDR. En general, el RTG4-DEV-KIT s'utilitza en condicions típiques, com ara la temperatura ambient en un entorn de laboratori. Per tant, aquesta anàlisi del pitjor dels casos no és aplicable al RTG4-DEV-KIT utilitzat en condicions típiques. L'anàlisi serveix com a exampPer què és important seguir les directrius de concordança de longitud DDR3 que figuren a l'AC439, de manera que el disseny d'un tauler d'usuari compleixi amb tDQSS per a una aplicació de vol.
• Per aprofundir més en aquest exampi demostrar com compensar manualment un disseny de placa RTG4 que no pot complir les directrius de concordança de longitud AC439 DDR3, el RTG4-DEV-KIT amb dispositius de grau de velocitat STD encara pot complir amb tDQSS a cada dispositiu de memòria, en el pitjor dels casos, perquè el controlador integrat RTG4 FDDR més PHY té la capacitat de retardar estàticament el senyal DQS per carril de bytes de dades. Aquest desplaçament estàtic es pot utilitzar per reduir el desviament entre DQS i CK en un dispositiu de memòria que té un tDQSS > 750 ps. Consulteu la secció DRAM Training, a UG0573: RTG4 FPGA High Speed ​​DDR Interfaces User Guide per obtenir més informació sobre com utilitzar els controls de retard estàtic (al registre REG_PHY_WR_DQS_SLAVE_RATIO) per a DQS durant una transacció d'escriptura. Aquest valor de retard es pot utilitzar al Libero® SoC quan s'instancia un controlador FDDR amb inicialització automàtica modificant el codi d'inicialització CoreABC FDDR generat automàticament. Un procés similar es pot aplicar a una disposició de la placa d'usuari que no compleix amb tDQSS a cada dispositiu de memòria.

Taula 1-1. Avaluació del càlcul tDQSS RTG4-DEV-KIT-1 per a peces -1 i interfície FDDR1

Camí analitzat	Longitud del rellotge (mils)	Retard de propagació del rellotge (ps)	Longitud de les dades (mils)	Propagació de dades n Retard (ps)	Diferència entre CLKDQS a causa de l'encaminament (mils)	tDQSS a cada memòria, després de la placa skew + FPGA DQSCLK esbiaixat (ps)
Memòria FPGA-1a	2578	412.48	2196	351.36	61.12	431.12
FPGA-2a memòria	3107	497.12	1936	309.76	187.36	557.36
Memòria FPGA-3a	3634	581.44	2231	356.96	224.48	594.48
Memòria FPGA-4a	4163	666.08	2084	333.44	332.64	702.64
Memòria FPGA-5a	4749	759.84	2848	455.68	304.16	674.16

Nota: En el pitjor dels casos, la inclinació RTG4 FDDR DDR3 DQS-CLK per a dispositius -1 és de 370 ps com a màxim i 242 ps com a mínim.

Taula 1-2. Avaluació del càlcul RTG4-DEV-KIT tDQSS per a peces STD i interfície FDDR1

Camí analitzat	Longitud del rellotge (mils)	Retard de propagació del rellotge (ps)	Longitud de les dades (mils)	Retard de propagació de dades (ps)	Diferència entre CLKDQS a causa de l'encaminament (mils)	tDQSS a cada memòria, després de la placa skew + FPGA DQSCLK esbiaixat (ps)
Memòria FPGA-1a	2578	412.48	2196	351.36	61.12	508.12
FPGA-2a memòria	3107	497.12	1936	309.76	187.36	634.36
Memòria FPGA-3a	3634	581.44	2231	356.96	224.48	671.48
Memòria FPGA-4a	4163	666.08	2084	333.44	332.64	779.64
Memòria FPGA-5a	4749	759.84	2848	455.68	304.16	751.16

Nota:  En les pitjors condicions, la inclinació RTG4 FDDR DDR3 DQS-CLK per a dispositius STD és de 447 ps com a màxim i 302 ps com a mínim.
Nota: En aquesta anàlisi s'ha utilitzat una estimació del retard de propagació de la placa de 160 ps/polzada, per exempleample com a referència. El retard real de propagació de la placa per a una placa d'usuari depèn de la placa específica que s'està analitzant.

Seqüenciació de potències

Aquesta addenda a l'AC439: Directrius de disseny i disseny de plaques per a la nota d'aplicació RTG4 FPGA, proporciona informació addicional per emfatitzar la importància de seguir les directrius de disseny de plaques. Assegureu-vos que es segueixen les directrius pel que fa a l'engegada i l'apagada.

Engegada
La taula següent enumera els casos d'ús recomanats d'engegada i les seves corresponents directrius d'engegada.

Taula 2-1. Directrius d'engegada

Cas d'ús	Requisit de seqüència	Comportament	Notes
DEVRST_N S'afirma durant l'engegada, fins que totes les fonts d'alimentació RTG4 hagin assolit les condicions de funcionament recomanades	Sense r específicaamp- Es requereix una comanda. Subministrament ramp-ha de pujar monòtonament.	Un cop VDD i VPP arriben als llindars d'activació (VDD ~= 0.55 V, VPP ~= 2.2 V) i S'allibera DEVRST_N, s'executarà el comptador de retard de POR ~ 40 ms típic (50 ms màxim), després l'engegada del dispositiu per funcionar s'adhereix a les figures 11 i 12 (DEVRST_N PUFT) de Guia de l'usuari del controlador del sistema (UG0576). En altres paraules, aquesta seqüència triga 40 ms + 1.72036 ms (típic) des del punt que s'ha alliberat DEVRST_N. Tingueu en compte que l'ús posterior de DEVRST_N no espera el comptador POR per realitzar l'engegada de les tasques funcionals i, per tant, aquesta seqüència només triga 1.72036 ms (típica).	Per disseny, les sortides es desactivaran (és a dir, flotant) durant l'engegada. Un cop el comptador POR s'ha completat, DEVRST_N s'allibera i tots els subministraments d'E/S VDDI han arribat al seu Llindar de ~ 0.6 V, aleshores les E/S es trificaran amb un pull-up feble activat, fins que les sortides passin al control de l'usuari, segons les figures 11 i 12 de UG0576. Les sortides crítiques que han de romandre baixes durant l'engegada requereixen una resistència de baixada externa de 1K ohms.
DEVRST_N tirat a VPP i tots els subministraments ramp aproximadament al mateix temps	VDDPLL no ha de ser el darrera font d'alimentació a ramp i ha d'assolir el volum de funcionament mínim recomanattage abans de l'últim subministrament (VDD o VDDI) comença rampper evitar la sortida de bloqueig PLL fallades. Consulteu la Guia d'usuari dels recursos de rellotge RTG4 (UG0586) per obtenir una explicació de com utilitzar el CCC/PLL READY_VDDPLL entrada per eliminar els requisits de seqüenciació per a la font d'alimentació VDDPLL. Lligueu SERDES_x_Lyz_VDDAIO al mateix subministrament que VDD o assegureu-vos que s'encenen simultàniament.	Una vegada que VDD i VPP arriben als llindars d'activació (VDD ~= 0.55 V, VPP ~= 2.2 V), el S'executarà el comptador de retard POR de 50 ms. L'encesa del dispositiu s'adhereix al temps funcional Figures 9 i 10 (VDD PUFT) de la Guia de l'usuari del controlador del sistema (UG0576). En altres paraules, el temps total és de 57.95636 ms.	Per disseny, les sortides es desactivaran (és a dir, flotant) durant l'engegada. Un cop el comptador POR s'ha completat, DEVRST_N s'allibera i tots els subministraments d'E/S VDDI han arribat al seu Llindar de ~ 0.6 V, aleshores les E/S es trificaran amb un pull-up feble activat, fins que les sortides passin al control de l'usuari, segons les figures 9 i 10 de UG0576. Les sortides crítiques que han de romandre baixes durant l'engegada requereixen una resistència de baixada externa de 1K ohms.

Cas d'ús	Requisit de seqüència	Comportament	Notes
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	Seqüència llistada a la columna Escenari. DEVRST_N s'arriba a VPP.	Una vegada que VDD i VPP arriben als llindars d'activació (VDD ~= 0.55 V, VPP ~= 2.2 V), els 50 ms S'executarà el comptador de retard de POR. L'engegada del dispositiu per al cronometratge funcional s'adhereix a les figures 9 i 10 (VDD PUFT) de Guia de l'usuari del controlador del sistema (UG0576). La finalització de la seqüència d'engegada del dispositiu i l'engegada fins a la sincronització funcional es basa en l'última font d'alimentació VDDI que s'encesa.	Per disseny, les sortides es desactivaran (és a dir, flotant) durant l'engegada. Un cop el comptador POR s'ha completat, DEVRST_N s'allibera i tots els subministraments d'E/S VDDI han arribat al seu Llindar de ~ 0.6 V, aleshores els IO es trificaran amb un pull-up feble activat, fins que les sortides passin al control de l'usuari, segons les figures 9 i 10 de UG0576. No hi ha activació feble de pull-up durant l'engegada fins que tots els subministraments VDDI arribin a ~0.6 V. El benefici clau d'aquesta seqüència és que l'últim subministrament de VDDI que arriba aquest llindar d'activació no tindrà activat el pull-up feble i, en canvi, passarà directament del mode desactivat al mode definit per l'usuari. Això pot ajudar a minimitzar el nombre de resistències desplegables externes d'1K necessàries per als dissenys que tenen la majoria de bancs d'E/S alimentats per l'últim VDDI que ha augmentat. Per a tots els altres bancs d'E/S alimentats per qualsevol subministrament VDDI que no sigui el darrer subministrament VDDI que ha augmentat, les sortides crítiques que han de romandre baixes durant l'engegada requereixen una resistència de desplegament externa de 1K-ohm.
Espereu almenys 51 ms ->
VDDI (tot IO bancs)
OR
VDD/ SERDES_VD DAIO ->
VPP/ VDDPLL/ 3.3V_VDDI ->
Espereu almenys 51 ms ->
VDDI (DI que no és de 3.3 V_VD)

 Consideracions durant l'afirmació DEVRST_N i l'apagada

Si no es segueixen les directrius de la nota de l'aplicació FPGA de l'AC439: Directrius de disseny i disseny de la placa RTG4, si us plauview els detalls següents:

1. Per a les seqüències d'apagada donades a la taula 2-2, l'usuari pot veure errors d'E/S o esdeveniments corrents d'entrada i transitori.
2. Tal com s'indica a la Notificació d'assessorament al client (CAN) 19002.5, la desviació de la seqüència d'apagada que es recomana al full de dades RTG4 pot desencadenar un corrent transitori al subministrament VDD de 1.2 V. Si el subministrament VPP de 3.3 V és rampbaixat abans del subministrament de VDD d'1.2 V, s'observarà un corrent transitori a VDD a mesura que VPP i DEVRST_N (alimentat per VPP) arriben a aproximadament 1.0 V. Aquest corrent transitori no es produeix si el VPP s'apaga l'últim, segons la recomanació del full de dades.
   1. La magnitud i la durada del corrent transitori depenen del disseny programat a l'FPGA, la capacitat de desacoblament de la placa específica i la resposta transitòria del vol de 1.2 V.tage regulador. En casos rars, s'ha observat un corrent transitori de fins a 25 A (o 30 watts amb una font nominal de 1.2 V VDD). A causa de la naturalesa distribuïda d'aquest corrent transitori VDD a tot el teixit FPGA (no localitzat a una àrea específica) i la seva curta durada, no hi ha cap preocupació de fiabilitat si el transitori d'apagada és de 25 A o menys.
   2. Com a millor pràctica de disseny, seguiu la recomanació del full de dades per evitar el corrent transitori.
3. Els errors d'E/S poden ser d'aproximadament 1.7 V durant 1.2 ms.
   1. Es pot observar un error elevat a les sortides que condueixen a baix o triestat.
   2. Es pot observar una fallada baixa a les sortides que condueixen a l'alta (la falla baixa no es pot mitigar afegint un desplegable d'1 KΩ).
4. Apagar VDDIx primer permet la transició monòtona d'Alt a Baix, però la sortida baixa breument, cosa que afectaria una placa d'usuari que intenti augmentar la sortida externament quan s'apaga RTG4 VDDIx. RTG4 requereix que els coixinets d'E/S no s'accionin externament per sobre del volum de subministrament del banc VDDIxtagPer tant, si s'afegeix una resistència externa a un altre carril d'alimentació, s'hauria d'apagar simultàniament amb el subministrament VDDIx.
   Taula 2-2. Escenaris d'error d'E/S quan no es segueix la seqüència d'apagada recomanada a AC439

   Estat de sortida per defecte	VDD (1.2 V)	VDDIx (<3.3 V) VDDIx (3.3 V)	VPP (3.3 V)	DEVRST_N	Comportament d'apagada
   					Error d'E/S	Actual In- Rush
   Conducció d'E/S baixa o Tristated	Ramp baix després de VPP en qualsevol ordre		Ramp avall primer	Vinculat a VPP	Sí 1	Sí
   	Ramp baixa en qualsevol ordre després de l'afirmació DEVRST_N			Afirmat abans de qualsevol subministrament ramp cap avall	Sí 1	No
   E/S en conducció alta	Ramp baix després de VPP en qualsevol ordre		Ramp avall primer	Vinculat a VPP	Sí	Sí
   	Ramp en qualsevol ordre abans de VPP		Ramp a baix l'últim	Vinculat a VPP	No 2	No
   	Ramp baixa en qualsevol ordre després de l'afirmació DEVRST_N			Afirmat abans de qualsevol subministrament ramp cap avall	Sí	No

   1. Es recomana una resistència desplegable externa d'1 KΩ per mitigar l'alt error a les E/S crítiques, que ha de romandre baixa durant l'apagada.
   2. Només s'observa una fallada baixa per a una E/S que es connecta externament a una font d'alimentació que roman alimentada com a VPP ramps avall. Tanmateix, es tracta d'una violació de les condicions de funcionament recomanades del dispositiu, ja que el PAD no ha d'estar alt després del corresponent VDDIx r.amps avall.
5. Si s'afirma DEVRST_N, l'usuari pot veure una fallada baixa a qualsevol E/S de sortida que s'estigui alta i que també s'aixequi externament mitjançant una resistència a VDDI. Per example, amb una resistència pull-up d'1KΩ, un error baix que arriba a un volum mínimtage de 0.4 V amb una durada de 200 ns es pot produir abans de tractar la sortida.

Nota: DEVRST_N no s'ha de tirar per sobre del vol VPPtage. Per evitar l'anterior, és molt recomanable seguir les seqüències d'encesa i apagada descrites a AC439: Directrius de disseny i disseny de la placa per a la nota d'aplicació RTG4 FPGA.

Historial de revisions

L'historial de revisions descriu els canvis que es van implementar al document. Els canvis s'enumeren per revisió, començant per la publicació actual.

Taula 3-1. Historial de versions

Revisió	Data	Descripció
A	04/2022	• Durant l'asserció DEVRST_N, totes les E/S RTG4 es triaran. Les sortides que s'impulsen altament pel teixit FPGA i que s'estiren externament a la placa poden experimentar un error baix abans d'entrar a la condició triestatal. S'ha d'analitzar un disseny de placa amb aquest escenari de sortida per entendre l'impacte de les interconnexions a les sortides FPGA que poden fallar quan s'afirma DEVRST_N. Per obtenir més informació, consulteu el pas 5 a la secció 2.2. Consideracions durant l'afirmació DEVRST_N i l'apagada. • Rebatejat S'apagui a l'apartat 2.2. Consideracions durant l'afirmació DEVRST_N i l'apagada. • Plantilla convertida a Microxip.
2	02/2022	• S'ha afegit la secció Power-Up. • S'ha afegit la secció Power Sequencing.
1	07/2019	La primera publicació d'aquest document.

Suport de microxip FPGA

El grup de productes Microchip FPGA avala els seus productes amb diversos serveis d'assistència, inclòs el servei d'atenció al client, el centre de suport tècnic al client, un weblloc web i oficines de vendes a tot el món. Es recomana als clients que visitin els recursos en línia de Microxip abans de contactar amb el servei d'assistència, ja que és molt probable que les seves consultes ja hagin estat respostes.
Poseu-vos en contacte amb el centre d'assistència tècnica a través de weblloc a www.microchip.com/support. Esmenteu el número de peça del dispositiu FPGA, seleccioneu la categoria de cas adequada i pengeu el disseny files mentre es crea un cas de suport tècnic.
Poseu-vos en contacte amb el servei d'atenció al client per obtenir assistència no tècnica del producte, com ara preus del producte, actualitzacions del producte, informació d'actualització, estat de la comanda i autorització.

• Des d'Amèrica del Nord, truqueu al 800.262.1060
• a la resta del món, truqueu al 650.318.4460
• Fax, des de qualsevol part del món, 650.318.8044

El Microxip Weblloc

Microxip ofereix suport en línia a través del nostre weblloc a www.microchip.com/. Això weblloc s'utilitza per fer filei informació fàcilment disponible per als clients. Alguns dels continguts disponibles inclouen:

• Suport al producte – Fulls de dades i errates, notes d'aplicació i sampprogrames, recursos de disseny, guies d'usuari i documents de suport de maquinari, últimes versions de programari i programari arxivat
• Suport tècnic general - Preguntes freqüents (FAQ), sol·licituds d'assistència tècnica, grups de discussió en línia, llista de membres del programa de socis de disseny de Microchip
• Negoci de Microxip – Selector de productes i guies de comandes, últimes notes de premsa de Microxip, llistat de seminaris i esdeveniments, llistats d'oficines de vendes de Microxip, distribuïdors i representants de fàbriques

Servei de notificació de canvis de producte

El servei de notificació de canvis de producte de Microchip ajuda a mantenir els clients al dia dels productes de Microchip. Els subscriptors rebran una notificació per correu electrònic sempre que hi hagi canvis, actualitzacions, revisions o errates relacionades amb una família de productes o una eina de desenvolupament especificada d'interès.
Per registrar-se, aneu a www.microchip.com/pcn i seguiu les instruccions de registre.

Atenció al client

Els usuaris dels productes Microxip poden rebre assistència a través de diversos canals:

• Distribuïdor o representant
• Oficina local de vendes
• Enginyer de solucions integrades (ESE)
• Suport tècnic

Els clients han de contactar amb el seu distribuïdor, representant o ESE per obtenir assistència. Les oficines de vendes locals també estan disponibles per ajudar els clients. En aquest document s'inclou una llista d'oficines de vendes i ubicacions.
El suport tècnic està disponible a través de weblloc a: www.microchip.com/support

Funció de protecció de codi de dispositius de microxip

Tingueu en compte els detalls següents de la funció de protecció del codi als productes Microxip:

• Els productes de microxip compleixen les especificacions contingudes a la seva fitxa de dades particular de microxip.
• Microxip creu que la seva família de productes és segura quan s'utilitza de la manera prevista, dins de les especificacions de funcionament i en condicions normals.
• Microxip valora i protegeix de manera agressiva els seus drets de propietat intel·lectual. Els intents d'infringir les funcions de protecció del codi del producte Microxip estan estrictament prohibits i poden infringir la Llei de drets d'autor de Digital Millennium.
• Ni Microchip ni cap altre fabricant de semiconductors poden garantir la seguretat del seu codi. La protecció del codi no vol dir que estem garantint que el producte sigui "irrompible". La protecció del codi està en constant evolució. Microxip es compromet a millorar contínuament les funcions de protecció del codi dels nostres productes.

Avís Legal

• Aquesta publicació i la informació que s'hi inclou només es poden utilitzar amb productes Microchip, inclòs per dissenyar, provar i integrar productes Microchip amb la vostra aplicació. L'ús d'aquesta informació de qualsevol altra manera viola aquests termes. La informació sobre les aplicacions del dispositiu només es proporciona per a la vostra comoditat i pot ser substituïda
  per actualitzacions. És la vostra responsabilitat assegurar-vos que la vostra aplicació compleix les vostres especificacions. Poseu-vos en contacte amb l'oficina local de vendes de Microxip per obtenir assistència addicional o, per obtenir assistència addicional a www.microchip.com/en-us/support/design-help/client-support-services.
• AQUESTA INFORMACIÓ ÉS PROPORCIONADA PER MICROCHIP "TAL CUAL". MICROCHIP NO FA REPRESENTACIONS NI GARANTIES DE CAP TIPUS, JA SIGUI EXPRESSES O IMPLÍCITES, ESCRITES NI ORALS, LEGALS.
  O D'UN ALTRE MOD, RELACIONATS AMB LA INFORMACIÓ, INCLOSANT, PER EXEMPLAR, LES GARANTIES IMPLÍCITES DE NO INFRACCIÓ, COMERCIABILITAT I IDONEITAT PER A UN FINS PARTICULAR, O GARANTIES RELACIONATS AMB EL SEU ESTAT, QUALITAT O RENDIMENT.
• EN CAP CAS, MICROCHIP SERÀ RESPONSABLE DE CAP PÈRDUA INDIRECTA, ESPECIAL, PUNITIVA, INCIDENTAL O CONSEQUENTAL, DANNY, COST O DESPESA DE QUALSEVOL TIPUS RELACIONATS AMB LA INFORMACIÓ O EL SEU ÚS, SEGUI QUE SIEMPRE CAUSAT, FINS I TOT QUÈ SIGUI AIXÒ. POSSIBILITAT O ELS DANYS SÓN PREVISIBLES. EN LA MÀXIMA MESURA PERMETIDA PER LA LLEI, LA RESPONSABILITAT TOTAL DE MICROCHIP EN TOTES LES RECLAMACIONS DE QUALSEVOL MANERA RELACIONADAS AMB LA INFORMACIÓ O EL SEU ÚS NO SUPERARÀ L'IMPORT DE LES TARIFES, SI N'HEU, QUE HEU PAGAT DIRECTAMENT A MICROCHIP PER A LA INFORMACIÓ.
  L'ús de dispositius Microxip en aplicacions de suport vital i/o seguretat és totalment a risc del comprador, i el comprador es compromet a defensar, indemnitzar i excloure Microxip de qualsevol dany, reclamació, demanda o despeses derivades d'aquest ús. No es transmet cap llicència, implícita o d'una altra manera, sota cap dret de propietat intel·lectual de Microxip tret que s'indiqui el contrari.

Marques comercials

• El nom i el logotip del Microxip, el logotip del Microxip, Adaptec, AnyRate, AVR, logotip d'AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMDs, maXlu, maXTouch, MediaLB, megaAVR, Microsemi, logotip de Microsemi, MOST, logotip MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logotip PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, logotip SST, SuperFlash , Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron i XMEGA són marques registrades de Microchip Technology Incorporated als EUA i altres països.
• AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logotip de ProASIC Plus, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, WinPath i ZL són marques registrades de Microchip Technology Incorporated als EUA
• Supressió de claus adjacents, AKS, Analog-for-the-Digital Age, Qualsevol condensador, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, DAM , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, Programació en sèrie en circuit, ICSP, INICnet, Paral·lelització intel·ligent, Connectivitat entre xips, JitterBlocker, Knob-on-Display, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, logotip de MPLAB Certified, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REALICE , Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect i ZENA són marques comercials de Microchip Technology Incorporated al
  EUA i altres països.
• SQTP és una marca de servei de Microchip Technology Incorporated als EUA. El logotip d'Adaptec, Frequency on Demand, Silicon Storage Technology, Symmcom i Trusted Time són marques registrades de Microchip Technology Inc. a altres països.
• GestIC és una marca comercial registrada de Microchip Technology Germany II GmbH & Co. KG, una filial de Microchip Technology Inc., a altres països.
  Totes les altres marques comercials esmentades aquí són propietat de les seves respectives empreses.
  © 2022, Microchip Technology Incorporated i les seves filials. Tots els drets reservats.
  ISBN: 978-1-6683-0362-7

Sistema de gestió de la qualitat

Per obtenir informació sobre els sistemes de gestió de la qualitat de Microchip, visiteu www.microchip.com/quality.

Vendes i servei a tot el món

AMÈRICES	ASIA/PACÍFIC	ASIA/PACÍFIC	EUROPA
Oficina Corporativa 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Suport tècnic: www.microchip.com/support Web Adreça: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianàpolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 Nova York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Canadà - Toronto Tel: 905-695-1980 Fax: 905-695-2078	Austràlia - Sydney Tel: 61-2-9868-6733 Xina - Pequín Tel: 86-10-8569-7000 Xina - Chengdu Tel: 86-28-8665-5511 Xina - Chongqing Tel: 86-23-8980-9588 Xina - Dongguan Tel: 86-769-8702-9880 Xina - Guangzhou Tel: 86-20-8755-8029 Xina - Hangzhou Tel: 86-571-8792-8115 Xina - Hong Kong SAR Tel: 852-2943-5100 Xina - Nanjing Tel: 86-25-8473-2460 Xina - Qingdao Tel: 86-532-8502-7355 Xina - Xangai Tel: 86-21-3326-8000 Xina - Shenyang Tel: 86-24-2334-2829 Xina - Shenzhen Tel: 86-755-8864-2200 Xina - Suzhou Tel: 86-186-6233-1526 Xina - Wuhan Tel: 86-27-5980-5300 Xina - Xian Tel: 86-29-8833-7252 Xina - Xiamen Tel: 86-592-2388138 Xina - Zhuhai Tel: 86-756-3210040	Índia - Bangalore Tel: 91-80-3090-4444 Índia - Nova Delhi Tel: 91-11-4160-8631 Índia - Pune Tel: 91-20-4121-0141 Japó – Osaka Tel: 81-6-6152-7160 Japó – Tòquio Tel: 81-3-6880-3770 Corea - Daegu Tel: 82-53-744-4301 Corea - Seül Tel: 82-2-554-7200 Malàisia – Kuala Lumpur Tel: 60-3-7651-7906 Malàisia - Penang Tel: 60-4-227-8870 Filipines - Manila Tel: 63-2-634-9065 Singapur Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan – Taipei Tel: 886-2-2508-8600 Tailàndia - Bangkok Tel: 66-2-694-1351 Vietnam - Ho Chi Minh Tel: 84-28-5448-2100	Àustria – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Dinamarca – Copenhaguen Tel: 45-4485-5910 Fax: 45-4485-2829 Finlàndia – Espoo Tel: 358-9-4520-820 França – París Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Alemanya – Garching Tel: 49-8931-9700 Alemanya - Haan Tel: 49-2129-3766400 Alemanya - Heilbronn Tel: 49-7131-72400 Alemanya – Karlsruhe Tel: 49-721-625370 Alemanya - Munic Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Alemanya – Rosenheim Tel: 49-8031-354-560 Israel – Ra'anana Tel: 972-9-744-7705 Itàlia - Milà Tel: 39-0331-742611 Fax: 39-0331-466781 Itàlia - Pàdua Tel: 39-049-7625286 Països Baixos – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Noruega - Trondheim Tel: 47-72884388 Polònia - Varsòvia Tel: 48-22-3325737 Romania – Bucarest Tel: 40-21-407-87-50 Espanya – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Suècia – Göteborg Tel: 46-31-704-60-40 Suècia - Estocolm Tel: 46-8-5090-4654 Regne Unit - Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820

© 2022 Microchip Technology Inc. i les seves filials

Documents/Recursos

MICROCHIP RTG4 Addendum RTG4 FPGAs Directrius de disseny i disseny de plaques [pdfGuia de l'usuari Directrius de disseny i disseny de plaques d'RTG4 Addendum RTG4 FPGA, RTG4, Directrius de disseny i disseny de plaques de FPGA Addendum RTG4, directrius de disseny i disposició

Referències

• Manual d'usuari