MICROCHIP RTG4 Addendum RTG4 FPGA Pautas de diseño y disposición de la placa

Introducción

Este anexo a AC439: Directrices de diseño y disposición de la placa para la nota de aplicación de FPGA RTG4 proporciona información complementaria para enfatizar que las directrices de coincidencia de longitud DDR3 publicadas en la revisión 9 o posterior prevalecen sobre el diseño de la placa utilizado para el kit de desarrollo RTG4™. Inicialmente, el kit de desarrollo RTG4 solo estaba disponible con Engineering Silicon (ES). Después del lanzamiento inicial, el kit se completó más tarde con dispositivos de producción RTG1 de grado de velocidad estándar (STD) y grado de velocidad -4. Los números de parte, RTG4-DEV-KIT y RTG4-DEV-KIT-1 vienen con dispositivos de grado de velocidad STD y grado de velocidad -1 respectivamente.
Además, este apéndice incluye detalles sobre el comportamiento de E/S del dispositivo para varias secuencias de encendido y apagado, así como la afirmación DEVRST_N durante el funcionamiento normal.

Análisis del diseño de la placa RTG4-DEV-KIT DDR3

• El kit de desarrollo RTG4 implementa una interfaz de datos de 32 bits y ECC DDR4 de 3 bits para cada uno de los dos controladores RTG4 FDDR incorporados y bloques PHY (FDDR Este y Oeste). La interfaz está organizada físicamente como cinco carriles de bytes de datos.
• El kit sigue el esquema de enrutamiento rápido como se describe en la sección Pautas de diseño DDR3 de AC439: Pautas de diseño y diseño de placa para la nota de aplicación RTG4 FPGA. Sin embargo, dado que este kit de desarrollo se diseñó antes de publicar la nota de aplicación, no se ajusta a las pautas actualizadas de comparación de longitudes descritas en la nota de aplicación. En la especificación DDR3, hay un límite de +/- 750 ps en el sesgo entre la luz estroboscópica de datos (DQS) y el reloj DDR3 (CK) en cada dispositivo de memoria DDR3 durante una transacción de escritura (DSS).
• Cuando se siguen las pautas de coincidencia de longitud en AC439 revisión 9 o versiones posteriores de la nota de aplicación, el diseño de la placa RTG4 cumplirá con el límite tDQSS para dispositivos de grado de velocidad -1 y STD en todo el proceso, vol.tage, y el rango operativo de temperatura (PVT) admitido por los dispositivos de producción RTG4. Esto se logra teniendo en cuenta el sesgo de salida en el peor de los casos entre DQS y CK en los pines RTG4. En concreto, al utilizar el
  controlador FDDR RTG4 incorporado más PHY, el DQS se adelanta a CK en un máximo de 370 ps para un dispositivo de grado de velocidad -1 y DQS se adelanta a CK en 447 ps como máximo para un dispositivo de grado de velocidad STD, en las peores condiciones.
• Según el análisis que se muestra en la Tabla 1-1, el RTG4-DEV-KIT-1 cumple con los límites de tDQSS en cada dispositivo de memoria, en las peores condiciones de funcionamiento para el RTG4 FDDR. Sin embargo, como se muestra en la Tabla 1-2, el diseño RTG4-DEV-KIT, con dispositivos RTG4 de grado de velocidad STD, no cumple con tDQSS para el cuarto y quinto dispositivo de memoria en la topología de sobrevuelo, en las peores condiciones de operación. para el RTG4 FDDR. En general, el RTG4-DEV-KIT se usa en condiciones típicas, como temperatura ambiente en un entorno de laboratorio. Por lo tanto, este análisis del peor de los casos no es aplicable al RTG4-DEV-KIT utilizado en condiciones típicas. El análisis sirve como exampLe explicamos por qué es importante seguir las pautas de coincidencia de longitud DDR3 enumeradas en AC439, de modo que el diseño de una placa de usuario cumpla con tDQSS para una aplicación de vuelo.
• Para profundizar en este example, y demostrar cómo compensar manualmente un diseño de placa RTG4 que no puede cumplir con las pautas de coincidencia de longitud AC439 DDR3, el RTG4-DEV-KIT con dispositivos de grado de velocidad STD aún puede cumplir con tDQSS en cada dispositivo de memoria, en las peores condiciones, porque el controlador RTG4 FDDR incorporado más PHY tiene la capacidad de retrasar estáticamente la señal DQS por carril de byte de datos. Este cambio estático se puede utilizar para reducir el sesgo entre DQS y CK en un dispositivo de memoria que tiene un tDQSS > 750 ps. Consulte la sección Capacitación de DRAM, en UG0573: Guía del usuario de interfaces DDR de alta velocidad RTG4 FPGA para obtener más información sobre el uso de los controles de retardo estático (en el registro REG_PHY_WR_DQS_SLAVE_RATIO) para DQS durante una transacción de escritura. Este valor de retardo se puede utilizar en Libero® SoC al instanciar un controlador FDDR con inicialización automática modificando el código de inicialización CoreABC FDDR generado automáticamente. Se puede aplicar un proceso similar a un diseño de placa de usuario que no cumpla con tDQSS en cada dispositivo de memoria.

Tabla 1-1. Evaluación del cálculo de RTG4-DEV-KIT-1 tDQSS para piezas -1 e interfaz FDDR1

Ruta analizada	Longitud del reloj (mils)	Retardo de propagación del reloj (ps)	Longitud de datos (mils)	Propagación de datos Retraso (ps)	Diferencia entre CLKDQS debido al enrutamiento (mils)	tDQSS en cada memoria, después de la placa sesgada + FPGA DQSCLK sesgado (ps)
Memoria FPGA-1st	2578	412.48	2196	351.36	61.12	431.12
Memoria FPGA-2nd	3107	497.12	1936	309.76	187.36	557.36
Memoria FPGA-3rd	3634	581.44	2231	356.96	224.48	594.48
Memoria FPGA-4th	4163	666.08	2084	333.44	332.64	702.64
Memoria FPGA-5th	4749	759.84	2848	455.68	304.16	674.16

Nota: En las peores condiciones, la desviación RTG4 FDDR DDR3 DQS-CLK para dispositivos -1 es de 370 ps como máximo y 242 ps como mínimo.

Tabla 1-2. Evaluación del cálculo RTG4-DEV-KIT tDQSS para piezas STD e interfaz FDDR1

Ruta analizada	Longitud del reloj (mils)	Retardo de propagación del reloj (PD)	Longitud de datos (mils)	Retardo de propagación de datos (ps)	Diferencia entre CLKDQS debido al enrutamiento (mils)	tDQSS en cada memoria, después de la placa sesgada + FPGA DQSCLK sesgado (ps)
Memoria FPGA-1st	2578	412.48	2196	351.36	61.12	508.12
Memoria FPGA-2nd	3107	497.12	1936	309.76	187.36	634.36
Memoria FPGA-3rd	3634	581.44	2231	356.96	224.48	671.48
Memoria FPGA-4th	4163	666.08	2084	333.44	332.64	779.64
Memoria FPGA-5th	4749	759.84	2848	455.68	304.16	751.16

Nota:  En las peores condiciones, el sesgo RTG4 FDDR DDR3 DQS-CLK para dispositivos STD es de 447 ps como máximo y 302 ps como mínimo.
Nota: En este análisis se ha utilizado una estimación de retardo de propagación de la placa de 160 ps/pulgada examparchivo como referencia. El retraso real de propagación de la placa para una placa de usuario depende de la placa específica que se analice.

Secuencia de potencia

Este anexo a AC439: Pautas de diseño y diseño de placa para la nota de aplicación de FPGA RTG4 proporciona información complementaria para enfatizar la importancia de seguir las Pautas de diseño de placa. Asegúrese de que se sigan las pautas con respecto al encendido y apagado.

Encender
La siguiente tabla enumera los casos de uso de encendido recomendados y sus correspondientes pautas de encendido.

Tabla 2-1. Pautas de encendido

Caso de uso	Requisito de secuencia	Comportamiento	Notas
DEVRST_N Afirmado durante el encendido, hasta que todas las fuentes de alimentación RTG4 hayan alcanzado las condiciones de funcionamiento recomendadas	Sin r específicoampSe requiere orden ascendente. Suministro ramp-up debe subir monótonamente.	Una vez que VDD y VPP alcanzan los umbrales de activación (VDD ~= 0.55V, VPP ~= 2.2V) y se libera DEVRST_N, el contador de retardo POR se ejecutará durante ~40ms típico (50ms máx), luego el encendido del dispositivo para funcionar se adhiere a las Figuras 11 y 12 (DEVRST_N PUFT) de Guía del usuario del controlador del sistema (UG0576). En otras palabras, esta secuencia tarda 40 ms + 1.72036 ms (típico) desde el punto en que se ha liberado DEVRST_N. Tenga en cuenta que el uso posterior de DEVRST_N no espera a el contador POR para realizar tareas funcionales de encendido y, por lo tanto, esta secuencia tarda solo 1.72036 ms (típico).	Por diseño, las salidas se desactivarán (es decir, flotarán) durante el encendido. Una vez que el contador POR se ha completado, se libera DEVRST_N y todos los suministros de E/S de VDDI han alcanzado su Umbral de ~0.6 V, luego las E/S se probarán con pull-up débil activado, hasta que las salidas pasen al control del usuario, según las Figuras 11 y 12 de UG0576. Las salidas críticas que deben permanecer bajas durante el encendido requieren una resistencia pull-down externa de 1K-ohm.
DEVRST_N detenido a VPP y todos los suministros ramp arriba aproximadamente al mismo tiempo	VDDPLL no debe ser el última fuente de alimentación a ramp hacia arriba, y debe alcanzar el volumen operativo mínimo recomendado.tage antes del último suministro (VDD o VDDI) arranca ramping arriba para evitar la salida de bloqueo PLL fallas Consulte la Guía del usuario de RTG4 Clocking Resources (UG0586) para obtener una explicación de cómo usar CCC/PLL READY_VDDPLL entrada para eliminar los requisitos de secuencia para la fuente de alimentación VDDPLL. Conecte SERDES_x_Lyz_VDDAIO al mismo suministro que VDD o asegúrese de que se enciendan simultáneamente.	Una vez que VDD y VPP alcanzan los umbrales de activación (VDD ~= 0.55V, VPP ~= 2.2V) el Se ejecutará el contador de retardo POR de 50 ms. El encendido del dispositivo a la sincronización funcional se adhiere a Figuras 9 y 10 (VDD PUFT) de la Guía del usuario del controlador del sistema (UG0576). En otras palabras, el tiempo total es 57.95636 ms.	Por diseño, las salidas se desactivarán (es decir, flotarán) durante el encendido. Una vez que el contador POR se ha completado, se libera DEVRST_N y todos los suministros de E/S de VDDI han alcanzado su Umbral de ~0.6 V, luego las E/S se probarán con pull-up débil activado, hasta que las salidas pasen al control del usuario, según las Figuras 9 y 10 de UG0576. Las salidas críticas que deben permanecer bajas durante el encendido requieren una resistencia pull-down externa de 1K-ohm.

Caso de uso	Requisito de secuencia	Comportamiento	Notas
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	Secuencia enumerada en la columna Escenario. DEVRST_N se eleva a VPP.	Una vez que VDD y VPP alcanzan los umbrales de activación (VDD ~= 0.55V, VPP ~= 2.2V) los 50ms Se ejecutará el contador de retraso POR. El encendido del dispositivo a la sincronización funcional se adhiere a las Figuras 9 y 10 (VDD PUFT) de Guía del usuario del controlador del sistema (UG0576). La finalización de la secuencia de encendido del dispositivo y el encendido hasta la temporización funcional se basa en el último suministro VDDI que se encendió.	Por diseño, las salidas se desactivarán (es decir, flotarán) durante el encendido. Una vez que el contador POR se ha completado, se libera DEVRST_N y todos los suministros de E/S de VDDI han alcanzado su Umbral de ~0.6 V, luego las E/S se probarán con pull-up débil activado, hasta que las salidas pasen al control del usuario, según las Figuras 9 y 10 de UG0576. No hay activación de pull-up débil durante el encendido hasta que todos los suministros VDDI alcancen ~0.6V. El beneficio clave de esta secuencia es que la última alimentación VDDI que llega este umbral de activación no tendrá activado el pull-up débil y, en su lugar, pasará directamente del modo deshabilitado al modo definido por el usuario. Esto puede ayudar a minimizar la cantidad de resistencias pull-down externas de 1K requeridas para diseños que tienen la mayoría de los bancos de E/S alimentados por el último VDDI en subir. Para todos los demás bancos de E/S alimentados por cualquier suministro VDDI que no sea el último suministro VDDI en subir, las salidas críticas que deben permanecer bajas durante el encendido requieren una resistencia pull-down externa de 1K-ohm.
Espere al menos 51 ms ->
VDDI (Todas las E/S bancos)
OR
VDD/ SERDES_VD DAIO ->
VPP/ VDDPLL/ 3.3V_VDDI ->
Espere al menos 51 ms ->
VDDI (no-3.3V_VD DI)

 Consideraciones durante la aserción y el apagado de DEVRST_N

Si no se siguen las pautas de la Nota de aplicación de AC439: diseño de placa y diseño de placa para RTG4 FPGA, consulteview los siguientes detalles:

1. Para las secuencias de apagado dadas en la Tabla 2-2, el usuario puede ver fallas de E/S o eventos de corriente transitoria y de irrupción.
2. Como se indica en la Notificación de asesoramiento al cliente (CAN) 19002.5, la desviación de la secuencia de apagado que se recomienda en la hoja de datos RTG4 puede desencadenar una corriente transitoria en el suministro de VDD de 1.2 V. Si el suministro de VPP de 3.3 V es rampreducido antes del suministro de VDD de 1.2 V, se observará una corriente transitoria en VDD cuando VPP y DEVRST_N (alimentados por VPP) alcancen aproximadamente 1.0 V. Esta corriente transitoria no ocurre si VPP se apaga en último lugar, según la recomendación de la hoja de datos.
   1. La magnitud y la duración de la corriente transitoria dependen del diseño programado en la FPGA, la capacitancia de desacoplamiento de la placa específica y la respuesta transitoria del voltaje de 1.2 V.tagy regulador. En casos raros, se ha observado una corriente transitoria de hasta 25 A (o 30 vatios en un suministro VDD nominal de 1.2 V). Debido a la naturaleza distribuida de esta corriente transitoria VDD en toda la estructura FPGA (no localizada en un área específica) y su corta duración, no hay problema de confiabilidad si el transitorio de apagado es de 25 A o menos.
   2. Como mejor práctica de diseño, siga las recomendaciones de la hoja de datos para evitar la corriente transitoria.
3. Los fallos de E/S pueden ser de aproximadamente 1.7 V durante 1.2 ms.
   1. Es posible que se observe un alto nivel de falla en las salidas que conducen Bajo o Triestado.
   2. Se puede observar una falla baja en las salidas que conducen a un nivel alto (la falla baja no se puede mitigar agregando un menú desplegable de 1 KΩ).
4. Apagar VDDIx primero permite la transición monotónica de alto a bajo, pero la salida baja brevemente, lo que afectaría a una placa de usuario que intenta subir la salida externamente cuando se apaga RTG4 VDDIx. RTG4 requiere que las almohadillas de E/S no se controlen externamente por encima del volumen de suministro del banco VDDIxtagPor lo tanto, si se agrega una resistencia externa a otro riel de alimentación, debería apagarse simultáneamente con el suministro de VDDIx.
   Tabla 2-2. Escenarios de fallos de E/S cuando no se sigue la secuencia de apagado recomendada en AC439

   Estado de salida predeterminado	VDD (1.2 V)	VDDIx (<3.3 V) VDDIx (3.3 V)	VPP (3.3 V)	DEVRST_N	Comportamiento de apagado
   					Error de E/S	Entrada de corriente
   Conducción de E/S baja o triestable	Ramp abajo después de VPP en cualquier orden		Ramp abajo primero	Vinculado a VPP	Sí1	Sí
   	Ramp hacia abajo en cualquier orden después de la afirmación DEVRST_N			Afirmado antes de cualquier suministro ramp abajo	Sí1	No
   E/S de conducción alta	Ramp abajo después de VPP en cualquier orden		Ramp abajo primero	Vinculado a VPP	Sí	Sí
   	Ramp hacia abajo en cualquier orden antes de VPP		Ramp abajo último	Vinculado a VPP	N°2	No
   	Ramp hacia abajo en cualquier orden después de la afirmación DEVRST_N			Afirmado antes de cualquier suministro ramp abajo	Sí	No

   1. Se recomienda una resistencia pull-down externa de 1 KΩ para mitigar la falla alta en las E/S críticas, que deben permanecer bajas durante el apagado.
   2. Solo se observa un fallo bajo para una E/S que se conecta externamente a una fuente de alimentación que permanece alimentada como VPP rampestá abajo. Sin embargo, esto es una violación de las condiciones de funcionamiento recomendadas del dispositivo, ya que el PAD no debe estar alto después del correspondiente VDDIx rampestá abajo
5. Si se afirma DEVRST_N, el usuario puede ver un problema técnico bajo en cualquier E/S de salida que esté funcionando a nivel alto y que también se detenga externamente a través de una resistencia a VDDI. por ejemploample, con una resistencia pull-up de 1KΩ, un fallo bajo que alcanza un volumen mínimotagPuede ocurrir una e de 0.4 V con una duración de 200 ns antes de que se trate la salida.

Nota: DEVRST_N no debe estar por encima del volumen VPPtagmi. Para evitar lo anterior, se recomienda encarecidamente seguir las secuencias de encendido y apagado descritas en AC439: Directrices de disposición y diseño de placa para la nota de aplicación RTG4 FPGA.

Historial de revisiones

El historial de revisión describe los cambios que se implementaron en el documento. Los cambios se enumeran por revisión, comenzando con la publicación actual.

Tabla 3-1. Revisión histórica

Revisión	Fecha	Descripción
A	04/2022	• Durante la aserción DEVRST_N, todas las E/S RTG4 se probarán. Las salidas que son elevadas por la estructura FPGA y externamente elevadas en la placa pueden experimentar un fallo bajo antes de entrar en la condición de tres estados. Se debe analizar un diseño de placa con tal escenario de salida para comprender el impacto de las interconexiones a las salidas de FPGA que podrían fallar cuando se afirma DEVRST_N. Para obtener más información, consulte el Paso 5 en la sección 2.2. Consideraciones durante la aserción y el apagado de DEVRST_N. • Renombrado Corriente cortada a la sección 2.2. Consideraciones durante la aserción y el apagado de DEVRST_N. • Plantilla convertida a Microchip.
2	02/2022	• Se agregó la sección de encendido. • Se agregó la sección Power Sequencing.
1	07/2019	La primera publicación de este documento.

Compatibilidad con microchips FPGA

El grupo de productos FPGA de Microchip respalda sus productos con varios servicios de soporte, incluido el Servicio al cliente, el Centro de soporte técnico al cliente, un websitio y oficinas de ventas en todo el mundo. Se sugiere a los clientes que visiten los recursos en línea de Microchip antes de ponerse en contacto con el soporte, ya que es muy probable que sus consultas ya hayan sido respondidas.
Comuníquese con el Centro de Soporte Técnico a través del websitio en www.microchip.com/support. Mencione el número de pieza del dispositivo FPGA, seleccione la categoría de caso adecuada y cargue el diseño files al crear un caso de soporte técnico.
Comuníquese con el Servicio de atención al cliente para obtener soporte no técnico del producto, como precios de productos, actualizaciones de productos, información actualizada, estado de pedidos y autorización.

• Desde América del Norte, llame al 800.262.1060
• resto del mundo llamar al 650.318.4460
• Fax, desde cualquier parte del mundo, 650.318.8044

el microchip Websitio

Microchip ofrece soporte en línea a través de nuestro websitio en www.microchip.com/. Este webEl sitio se utiliza para hacer files e información fácilmente accesibles para los clientes. Algunos de los contenidos disponibles incluyen:

• Soporte de producto – Hojas de datos y erratas, notas de aplicación y sampprogramas, recursos de diseño, guías de usuario y documentos de soporte de hardware, últimas versiones de software y software archivado
• Soporte técnico general – Preguntas frecuentes (FAQ), solicitudes de soporte técnico, grupos de discusión en línea, lista de miembros del programa de socios de diseño de Microchip
• El negocio de los microchips – Selector de productos y guías de pedido, los últimos comunicados de prensa de Microchip, lista de seminarios y eventos, listas de oficinas de ventas, distribuidores y representantes de fábrica de Microchip

Servicio de Notificación de Cambio de Producto

El servicio de notificación de cambios de productos de Microchip ayuda a mantener a los clientes actualizados sobre los productos de Microchip. Los suscriptores recibirán una notificación por correo electrónico cada vez que haya cambios, actualizaciones, revisiones o erratas relacionadas con una familia de productos específica o una herramienta de desarrollo de interés.
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Atención al cliente

Los usuarios de productos Microchip pueden recibir asistencia a través de varios canales:

• Distribuidor o Representante
• Oficina de ventas local
• Ingeniero de soluciones integradas (ESE)
• Apoyo técnico

Los clientes deben comunicarse con su distribuidor, representante o ESE para obtener asistencia. También hay oficinas de ventas locales disponibles para ayudar a los clientes. En este documento se incluye una lista de oficinas de ventas y ubicaciones.
El soporte técnico está disponible a través de websitio en: www.microchip.com/support

Característica de protección de código de dispositivos de microchip

Tenga en cuenta los siguientes detalles de la función de protección de código en los productos Microchip:

• Los productos de Microchip cumplen con las especificaciones contenidas en su hoja de datos de Microchip particular.
• Microchip cree que su familia de productos es segura cuando se utiliza de la manera prevista, dentro de las especificaciones de funcionamiento y en condiciones normales.
• Microchip valora y protege agresivamente sus derechos de propiedad intelectual. Los intentos de infringir las funciones de protección del código del producto Microchip están estrictamente prohibidos y pueden violar la Ley de derechos de autor del milenio digital.
• Ni Microchip ni ningún otro fabricante de semiconductores puede garantizar la seguridad de su código. La protección del código no significa que garanticemos que el producto sea “irrompible”. La protección del código evoluciona constantemente. Microchip se compromete a mejorar continuamente las características de protección del código de nuestros productos.

Aviso legal

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