MICROCHIP RTG4 Nachtrag Richtlinien für RTG4 FPGAs-Boarddesign und -layout

Einführung

Dieser Nachtrag zu AC439: Richtlinien für Platinendesign und -layout für RTG4 FPGA-Anwendungshinweise enthält ergänzende Informationen, um hervorzuheben, dass die in Revision 3 oder höher veröffentlichten Richtlinien zur DDR9-Längenanpassung Vorrang vor dem für das RTG4™-Entwicklungskit verwendeten Platinenlayout haben. Ursprünglich war das RTG4-Entwicklungskit nur mit Engineering Silicon (ES) erhältlich. Nach der Erstveröffentlichung wurde das Kit später mit RTG1-Produktionsgeräten der Geschwindigkeitsklasse Standard (STD) und -4 bestückt. Die Teilenummern RTG4-DEV-KIT und RTG4-DEV-KIT-1 werden mit Geräten der Geschwindigkeitsklasse STD bzw. -1 geliefert.
Darüber hinaus enthält dieser Nachtrag Einzelheiten zum Geräte-E/A-Verhalten bei verschiedenen Einschalt- und Ausschaltsequenzen sowie zur DEVRST_N-Assertion während des Normalbetriebs.

Analyse des RTG4-DEV-KIT DDR3-Board-Layouts

• Das RTG4-Entwicklungskit implementiert eine 32-Bit-Daten- und eine 4-Bit-ECC-DDR3-Schnittstelle für jeden der beiden integrierten RTG4-FDDR-Controller und PHY-Blöcke (FDDR Ost und West). Die Schnittstelle ist physisch als fünf Datenbyte-Lanes organisiert.
• Das Kit folgt dem Fly-by-Routing-Schema, wie es im Abschnitt DDR3-Layoutrichtlinien von AC439 beschrieben ist: Board Design and Layout Guidelines for RTG4 FPGA Application Note. Da dieses Entwicklungskit jedoch vor der Veröffentlichung der Application Note entwickelt wurde, entspricht es nicht den aktualisierten Richtlinien zur Längenanpassung, die in der Application Note beschrieben sind. In der DDR3-Spezifikation gibt es eine Grenze von +/- 750 ps für die Abweichung zwischen Datenstrobe (DQS) und DDR3-Takt (CK) bei jedem DDR3-Speichergerät während einer Schreibtransaktion (DSS).
• Wenn die Richtlinien zur Längenanpassung in AC439 Revision 9 oder späteren Versionen des Anwendungshinweises befolgt werden, wird das RTG4-Platinenlayout die tDQSS-Grenze für Geräte der Geschwindigkeitsklasse -1 und STD über den gesamten Prozess hinweg einhalten,tage und Temperatur (PVT) Betriebsbereich, der von RTG4-Produktionsgeräten unterstützt wird. Dies wird erreicht, indem der Worst-Case-Ausgangsversatz zwischen DQS und CK an den RTG4-Pins berücksichtigt wird. Insbesondere bei Verwendung der
  eingebautem RTG4-FDDR-Controller plus PHY, im schlimmsten Fall ist DQS bei einem Gerät der Geschwindigkeitsklasse -370 maximal 1 ps vor CK und bei einem Gerät der Geschwindigkeitsklasse STD ist DQS bei CK maximal 447 ps vor CK.
• Basierend auf der in Tabelle 1-1 gezeigten Analyse erfüllt das RTG4-DEV-KIT-1 die tDQSS-Grenzwerte bei jedem Speichergerät unter den schlimmsten Betriebsbedingungen für das RTG4 FDDR. Wie in Tabelle 1-2 gezeigt, erfüllt das RTG4-DEV-KIT-Layout, das mit RTG4-Geräten der STD-Geschwindigkeitsklasse bestückt ist, jedoch nicht die tDQSS für das vierte und fünfte Speichergerät in der Fly-by-Topologie unter den schlimmsten Betriebsbedingungen für das RTG4 FDDR. Im Allgemeinen wird das RTG4-DEV-KIT unter typischen Bedingungen verwendet, wie z. B. bei Raumtemperatur in einer Laborumgebung. Daher ist diese Worst-Case-Analyse nicht auf das RTG4-DEV-KIT anwendbar, das unter typischen Bedingungen verwendet wird. Die Analyse dient als Beispielample, warum es wichtig ist, die in AC3 aufgeführten Richtlinien zur DDR439-Längenanpassung zu befolgen, damit das Design einer Benutzerplatine den tDQSS-Standards für eine Fluganwendung entspricht.
• Um dieses Beispiel näher zu erläuternample, und demonstrieren, wie man ein RTG4-Platinenlayout, das die AC439 DDR3-Längenanpassungsrichtlinien nicht erfüllen kann, manuell kompensiert. Das RTG4-DEV-KIT mit Geräten der Geschwindigkeitsklasse STD kann unter Worst-Case-Bedingungen dennoch tDQSS an jedem Speichergerät erfüllen, da der integrierte RTG4-FDDR-Controller plus PHY das DQS-Signal pro Datenbyte-Spur statisch verzögern kann. Diese statische Verschiebung kann verwendet werden, um die Verzerrung zwischen DQS und CK an einem Speichergerät mit tDQSS > 750 ps zu reduzieren. Weitere Informationen zur Verwendung der statischen Verzögerungssteuerungen (im Register REG_PHY_WR_DQS_SLAVE_RATIO) für DQS während einer Schreibtransaktion finden Sie im Abschnitt „DRAM-Schulung“ in UG0573: RTG4 FPGA High Speed ​​DDR Interfaces User Guide. Dieser Verzögerungswert kann in Libero® SoC verwendet werden, wenn ein FDDR-Controller mit automatischer Initialisierung instanziiert wird, indem der automatisch generierte CoreABC FDDR-Initialisierungscode geändert wird. Ein ähnlicher Prozess kann auf ein Benutzerplatinenlayout angewendet werden, das nicht bei jedem Speichergerät tDQSS erfüllt.

Tabelle 1-1. Auswertung der RTG4-DEV-KIT-1 tDQSS-Berechnung für -1 Teile und FDDR1-Schnittstelle

Analysierter Pfad	Taktlänge (mils)	Taktausbreitungsverzögerung (ps)	Datenlänge (mils)	Datenweitergabe Verzögerung (ps)	Unterschied zwischen CLKDQS aufgrund der Streckenführung (mils)	tDQSS bei jedem Speicher, nach Board-Skew+FPGA DQSCLK Schiefe (ps)
FPGA-1st-Speicher	2578	412.48	2196	351.36	61.12	431.12
FPGA-2. Speicher	3107	497.12	1936	309.76	187.36	557.36
FPGA-3. Speicher	3634	581.44	2231	356.96	224.48	594.48
FPGA-4. Speicher	4163	666.08	2084	333.44	332.64	702.64
FPGA-5. Speicher	4749	759.84	2848	455.68	304.16	674.16

Notiz: Im schlimmsten Fall beträgt der RTG4 FDDR DDR3 DQS-CLK-Skew für -1-Geräte maximal 370 ps und minimal 242 ps.

Tabelle 1-2. Auswertung der RTG4-DEV-KIT tDQSS-Berechnung für STD-Teile und FDDR1-Schnittstelle

Analysierter Pfad	Taktlänge (mils)	Taktausbreitungsverzögerung (ps)	Datenlänge (mils)	Datenausbreitungsverzögerung (ps)	Unterschied zwischen CLKDQS aufgrund der Streckenführung (mils)	tDQSS bei jedem Speicher, nach Board-Skew+FPGA DQSCLK Schiefe (ps)
FPGA-1st-Speicher	2578	412.48	2196	351.36	61.12	508.12
FPGA-2. Speicher	3107	497.12	1936	309.76	187.36	634.36
FPGA-3. Speicher	3634	581.44	2231	356.96	224.48	671.48
FPGA-4. Speicher	4163	666.08	2084	333.44	332.64	779.64
FPGA-5. Speicher	4749	759.84	2848	455.68	304.16	751.16

Notiz:  Im schlimmsten Fall beträgt der RTG4 FDDR DDR3 DQS-CLK-Skew für STD-Geräte maximal 447 ps und minimal 302 ps.
Notiz: Die geschätzte Board-Ausbreitungsverzögerung von 160 ps/Zoll wurde in dieser Analyse verwendet.ampDatei als Referenz. Die tatsächliche Board-Ausbreitungsverzögerung für ein Benutzerboard hängt von dem jeweiligen analysierten Board ab.

Power-Sequenzierung

Dieser Nachtrag zu AC439: Richtlinien für Platinendesign und -layout für RTG4 FPGA-Anwendungshinweise enthält ergänzende Informationen, um die Wichtigkeit der Einhaltung der Platinendesignrichtlinien hervorzuheben. Stellen Sie sicher, dass die Richtlinien in Bezug auf Ein- und Ausschalten eingehalten werden.

Einschalten
In der folgenden Tabelle sind die empfohlenen Power-Up-Anwendungsfälle und die entsprechenden Power-Up-Richtlinien aufgeführt.

Tabelle 2-1. Richtlinien zum Einschalten

Anwendungsfall	Sequenzanforderung	Verhalten	Hinweise
DEVRST_N Wird während des Einschaltens aktiviert, bis alle RTG4-Netzteile die empfohlenen Betriebsbedingungen erreicht haben	Kein spezifisches ramp-up Bestellung erforderlich. Versorgung ramp-up muss monoton ansteigen.	Sobald VDD und VPP die Aktivierungsschwellen erreichen (VDD ~= 0.55V, VPP ~= 2.2V) und DEVRST_N wird freigegeben, der POR-Verzögerungszähler läuft für ~40ms typisch (50ms max), dann erfolgt das Einschalten des Geräts bis zur Funktionsfähigkeit gemäß den Abbildungen 11 und 12 (DEVRST_N PUFT) von System Controller User's Guide (UG0576). Mit anderen Worten dauert diese Sequenz 40 ms + 1.72036 ms (typisch) ab dem Zeitpunkt, an dem DEVRST_N freigegeben wurde. Beachten Sie, dass die nachfolgende Verwendung von DEVRST_N nicht wartet, bis der POR-Zähler zum Durchführen des Hochfahrens für Funktionsaufgaben und daher dauert diese Sequenz nur 1.72036 ms (typisch).	Die Ausgänge sind beim Einschalten konstruktionsbedingt deaktiviert (d. h. schwebend). Sobald der POR-Zähler abgeschlossen ist, wird DEVRST_N freigegeben und alle VDDI I/O-Versorgungen haben ihre ~0.6 V Schwelle, dann werden die I/Os mit aktiviertem schwachem Pull-up in den Tristate-Zustand versetzt, bis die Ausgänge gemäß Abbildungen 11 und 12 von UG0576 zur Benutzersteuerung übergehen. Kritische Ausgänge, die während des Einschaltens niedrig bleiben müssen, erfordern einen externen 1-kOhm-Pulldown-Widerstand.
DEVRST_N auf VPP hochgezogen und alle Lieferungen ramp ungefähr zur gleichen Zeit auf	VDDPLL darf nicht der letzte Stromversorgung zu ramp und muss die empfohlene Mindestbetriebslautstärke erreichen.tage vor der letzten Versorgung (VDD oder VDDI) startet rampum zu verhindern, dass die PLL-Sperre den Ausgang Störungen. Eine Erklärung zur Verwendung des CCC/PLL READY_VDDPLL finden Sie im RTG4 Clocking Resources User Guide (UG0586). Eingang, um die Sequenzierungsanforderungen für die VDDPLL-Stromversorgung zu entfernen. Verbinden Sie SERDES_x_Lyz_VDDAIO entweder mit derselben Versorgung wie VDD oder stellen Sie sicher, dass sie gleichzeitig hochfahren.	Sobald VDD und VPP die Aktivierungsschwellenwerte erreichen (VDD ~= 0.55V, VPP ~= 2.2V), 50 ms POR-Verzögerungszähler wird ausgeführt. Das Einschalten des Geräts bis zur Funktionstüchtigkeit erfolgt gemäß Abbildungen 9 und 10 (VDD PUFT) des System Controller User's Guide (UG0576). Mit anderen Worten, die Gesamtzeit beträgt 57.95636 ms.	Die Ausgänge sind beim Einschalten konstruktionsbedingt deaktiviert (d. h. schwebend). Sobald der POR-Zähler ist abgeschlossen, DEVRST_N wird freigegeben und alle VDDI IO-Versorgungen haben ihre ~0.6 V Schwelle, dann werden die I/Os mit aktiviertem schwachem Pull-up in den Tristate-Zustand versetzt, bis die Ausgänge gemäß Abbildungen 9 und 10 von UG0576 zur Benutzersteuerung übergehen. Kritische Ausgänge, die während des Einschaltens niedrig bleiben müssen, erfordern einen externen 1-kOhm-Pulldown-Widerstand.

Anwendungsfall	Sequenzanforderung	Verhalten	Hinweise
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	Sequenz in der Szenario-Spalte aufgeführt. DEVRST_N wird auf VPP hochgezogen.	Sobald VDD und VPP die Aktivierungsschwellenwerte erreichen (VDD ~= 0.55 V, VPP ~= 2.2 V), Der POR-Verzögerungszähler wird ausgeführt. Das Einschalten des Geräts bis zur Funktionstüchtigkeit erfolgt gemäß den Abbildungen 9 und 10 (VDD PUFT) von Benutzerhandbuch für Systemcontroller (UG0576). Der Abschluss der Geräteeinschaltsequenz und das Timing für das Einschalten bis zur Funktionstüchtigkeit basieren auf der letzten eingeschalteten VDDI-Versorgung.	Die Ausgänge sind beim Einschalten konstruktionsbedingt deaktiviert (d. h. schwebend). Sobald der POR-Zähler abgeschlossen ist, wird DEVRST_N freigegeben und alle VDDI I/O-Versorgungen haben ihre ~0.6 V Schwelle, dann werden die IOs mit aktiviertem schwachen Pull-up in den Tri-State-Zustand versetzt, bis die Ausgänge zur Benutzersteuerung übergehen, gemäß Abbildungen 9 und 10 von UG0576. Keine schwache Pull-Up-Aktivierung beim Einschalten, bis alle VDDI-Versorgungen ~0.6 V erreichen. Der Hauptvorteil dieser Sequenz ist, dass die letzte VDDI-Versorgung, die erreicht Bei dieser Aktivierungsschwelle wird der schwache Pull-Up nicht aktiviert, sondern es erfolgt ein direkter Übergang vom deaktivierten Modus in den benutzerdefinierten Modus. Dies kann dazu beitragen, die Anzahl externer 1K-Pull-Down-Widerstände zu minimieren, die für Designs erforderlich sind, bei denen die Mehrheit der E/A-Bänke durch den letzten VDDI-Anstieg versorgt wird. Für alle anderen E/A-Bänke, die durch eine andere VDDI-Versorgung als die letzte VDDI-Versorgung versorgt werden, benötigen die kritischen Ausgänge, die während des Einschaltens niedrig bleiben müssen, einen externen 1K-Ohm-Pull-Down-Widerstand.
Warten Sie mindestens 51 ms ->
VDDI (Alle IO Banken)
OR
VDD/ SERDES_VD DAIO ->
VPP/ VDDPLL/ 3.3V_VDDI ->
Warten Sie mindestens 51 ms ->
VDDI (nicht 3.3 V_VD DI)

 Überlegungen während der DEVRST_N-Assertion und des Power-Down

Wenn AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note Richtlinien nicht befolgt werden, bitte erneutview die folgenden Details:

1. Bei den in Tabelle 2-2 angegebenen Abschaltsequenzen kann es für den Benutzer zu E/A-Störungen oder Einschalt- und Übergangsstromereignissen kommen.
2. Wie in der Customer Advisory Notification (CAN) 19002.5 angegeben, kann eine Abweichung von der im RTG4-Datenblatt empfohlenen Abschaltsequenz einen vorübergehenden Strom auf der 1.2-V-VDD-Versorgung auslösen. Wenn die 3.3-V-VPP-Versorgung rampWenn VPP vor der 1.2-V-VDD-Versorgung heruntergefahren wird, wird ein vorübergehender Strom auf VDD beobachtet, wenn VPP und DEVRST_N (von VPP versorgt) ungefähr 1.0 V erreichen. Dieser vorübergehende Strom tritt nicht auf, wenn VPP gemäß der Empfehlung im Datenblatt zuletzt heruntergefahren wird.
   1. Die Stärke und Dauer des Übergangsstroms hängen vom im FPGA programmierten Design, der spezifischen Entkopplungskapazität der Platine und dem Übergangsverhalten der 1.2-V-Spannung ab.tage-Regler. In seltenen Fällen wurde ein Übergangsstrom von bis zu 25 A (oder 30 Watt bei einer nominalen 1.2-V-VDD-Versorgung) beobachtet. Aufgrund der verteilten Natur dieses VDD-Übergangsstroms über die gesamte FPGA-Struktur (nicht auf einen bestimmten Bereich beschränkt) und seiner kurzen Dauer gibt es keine Zuverlässigkeitsbedenken, wenn der Überstrom beim Herunterfahren 25 A oder weniger beträgt.
   2. Als bewährte Entwurfsmethode sollten Sie die Empfehlungen im Datenblatt befolgen, um den Übergangsstrom zu vermeiden.
3. E/A-Störungen können für 1.7 ms etwa 1.2 V betragen.
   1. Es kann zu starken Störungen an den Ausgängen kommen, die Low oder Tristate steuern.
   2. An den Ausgängen, die High treiben, kann ein niedriger Glitch beobachtet werden (der niedrige Glitch kann nicht durch Hinzufügen eines 1-KΩ-Pulldowns gemildert werden).
4. Das Ausschalten von VDDIx ermöglicht zunächst den monotonen Übergang von High auf Low, aber der Ausgang wird kurzzeitig auf Low gesetzt, was eine Benutzerplatine beeinträchtigen würde, die versucht, den Ausgang extern auf High zu setzen, wenn RTG4 VDDIx ausgeschaltet wird. RTG4 erfordert, dass I/O-Pads nicht extern über die VDDIx-Bankversorgungsspannung hinaus angesteuert werden.tagWenn also einer anderen Stromschiene ein externer Widerstand hinzugefügt wird, sollte dieser gleichzeitig mit der VDDIx-Versorgung heruntergefahren werden.
   Tabelle 2-2. E/A-Störungszenarien bei Nichtbefolgen der empfohlenen Abschaltsequenz im AC439

   Standard-Ausgangszustand	VDD (1.2 V)	VDDIx (<3.3 V) VDDIx (3.3 V)	VPP (3.3 V)	DEVRST_N	Ausschaltverhalten
   					E/A-Fehler	Aktueller Zulauf
   I/O-Ansteuerung niedrig oder Tri-Stated	Ramp nach VPP in beliebiger Reihenfolge		Ramp zuerst	An VPP gebunden	Jawohl1	Ja
   	Ramp in beliebiger Reihenfolge nach DEVRST_N-Assertion			Geltend gemacht, bevor irgendwelche Lieferungen ramp runter	Jawohl1	NEIN
   E/A-Ansteuerung hoch	Ramp nach VPP in beliebiger Reihenfolge		Ramp zuerst	An VPP gebunden	Ja	Ja
   	Ramp in beliebiger Reihenfolge vor VPP		Ramp unten zuletzt	An VPP gebunden	Nr. 2	NEIN
   	Ramp in beliebiger Reihenfolge nach DEVRST_N-Assertion			Geltend gemacht, bevor irgendwelche Lieferungen ramp runter	Ja	NEIN

   1. Um den hohen Störimpuls an kritischen E/As zu mildern, die während des Herunterfahrens niedrig bleiben müssen, wird ein externer 1-kΩ-Pulldown-Widerstand empfohlen.
   2. Ein niedriger Glitch wird nur bei einem I/O beobachtet, der extern an eine Stromversorgung angeschlossen ist, die mit VPP r versorgt wird.amps down. Dies ist jedoch ein Verstoß gegen die empfohlenen Betriebsbedingungen des Geräts, da das PAD nach dem entsprechenden VDDIx r nicht hoch sein darf.ampes ist unten.
5. Wenn DEVRST_N aktiviert ist, kann der Benutzer einen niedrigen Glitch an jedem Ausgangs-E/A sehen, der hoch fährt und auch extern über einen Widerstand auf VDDI hochgezogen wird. Zum BeispielampBei einem Pull-Up-Widerstand von 1 kΩ kann ein niedriger Glitch eine minimale Lautstärke erreichen.tagVor der Behandlung des Ausgangs kann es zu Spannungen von 0.4 V mit einer Dauer von 200 ns kommen.

Notiz: DEVRST_N darf nicht über den VPP-Volt gezogen werdentage. Um das oben genannte zu vermeiden, wird dringend empfohlen, die in AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note beschriebenen Ein- und Ausschaltsequenzen einzuhalten.

Änderungsverlauf

Die Revisionshistorie beschreibt die Änderungen, die im Dokument vorgenommen wurden. Die Änderungen sind nach Revision aufgelistet, beginnend mit der aktuellen Veröffentlichung.

Tabelle 3-1. Revisionsverlauf

Revision	Datum	Beschreibung
A	04/2022	• Während der DEVRST_N-Assertion werden alle RTG4-E/As im Tristate-Zustand sein. Ausgänge, die vom FPGA-Fabric hochgefahren und extern auf der Platine hochgezogen werden, können vor dem Eintritt in den Tristate-Zustand einen niedrigen Glitch aufweisen. Ein Platinendesign mit einem solchen Ausgangsszenario muss analysiert werden, um die Auswirkungen von Verbindungen zu FPGA-Ausgängen zu verstehen, die bei der Assertion von DEVRST_N einen Glitch aufweisen können. Weitere Informationen finden Sie in Schritt 5 im Abschnitt 2.2. Überlegungen während der DEVRST_N-Assertion und des Power-Down. • Umbenannt Stromausfall zu Abschnitt 2.2. Überlegungen während der DEVRST_N-Assertion und des Power-Down. • In Mikrochip-Vorlage konvertiert.
2	02/2022	• Abschnitt „Power-Up“ hinzugefügt. • Abschnitt „Power Sequencing“ hinzugefügt.
1	07/2019	Die erste Veröffentlichung dieses Dokuments.

Microchip FPGA-Unterstützung

Die Microchip FPGA-Produktgruppe unterstützt ihre Produkte mit verschiedenen Support-Services, darunter Kundendienst, technisches Kunden-Support-Center, a webStandort und weltweite Vertriebsniederlassungen. Kunden wird empfohlen, die Online-Ressourcen von Microchip zu besuchen, bevor sie sich an den Support wenden, da ihre Fragen sehr wahrscheinlich bereits beantwortet wurden.
Wenden Sie sich über das Technical Support Center an webWebsite unter www.microchip.com/support. Geben Sie die Teilenummer des FPGA-Geräts an, wählen Sie die entsprechende Gehäusekategorie aus und laden Sie das Design hoch files beim Erstellen eines technischen Support-Falls.
Wenden Sie sich für nicht technischen Produktsupport an den Kundendienst, z. B. Produktpreise, Produkt-Upgrades, Aktualisierungsinformationen, Bestellstatus und Autorisierung.

• Rufen Sie aus Nordamerika die Nummer 800.262.1060 an.
• der Rest der Welt, rufen Sie 650.318.4460 an
• Fax, von überall auf der Welt, 650.318.8044

Der Mikrochip WebWebsite

Microchip bietet Online-Support über unsere webSeite unter www.microchip.com/. Das webWebsite wird verwendet, um files und Informationen für Kunden leicht zugänglich. Einige der verfügbaren Inhalte umfassen:

• Produkt-Support – Datenblätter und Errata, Anwendungshinweise und sampDateiprogramme, Designressourcen, Benutzerhandbücher und Hardware-Supportdokumente, neueste Softwareversionen und archivierte Software
• Allgemeiner technischer Support – Häufig gestellte Fragen (FAQs), Anfragen zum technischen Support, Online-Diskussionsgruppen, Mitgliederliste des Microchip-Designpartnerprogramms
• Geschäft von Microchip – Produktauswahl- und Bestellleitfäden, neueste Pressemitteilungen von Microchip, Auflistung von Seminaren und Veranstaltungen, Auflistung von Microchip-Vertriebsbüros, Distributoren und Fabrikvertretern

Benachrichtigungsservice für Produktänderungen

Der Benachrichtigungsservice für Produktänderungen von Microchip hilft Kunden, die Produkte von Microchip auf dem Laufenden zu halten. Abonnenten erhalten E-Mail-Benachrichtigungen, wenn Änderungen, Aktualisierungen, Überarbeitungen oder Errata in Bezug auf eine bestimmte Produktfamilie oder ein Entwicklungstool von Interesse vorliegen.
Um sich zu registrieren, gehen Sie zu www.microchip.com/pcn und folgen Sie den Registrierungsanweisungen.

Kundenservice

Benutzer von Microchip-Produkten können über mehrere Kanäle Unterstützung erhalten:

• Vertriebshändler oder Vertreter
• Lokales Verkaufsbüro
• Ingenieur für eingebettete Lösungen (ESE)
• Technische Unterstützung

Kunden sollten sich für Unterstützung an ihren Händler, Vertreter oder ESE wenden. Lokale Verkaufsbüros stehen den Kunden ebenfalls zur Verfügung. Eine Liste der Verkaufsbüros und Standorte finden Sie in diesem Dokument.
Technischen Support erhalten Sie über die webWebsite unter: www.microchip.com/support

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Beachten Sie die folgenden Details zur Codeschutzfunktion bei Microchip-Produkten:

• Mikrochipprodukte erfüllen die in ihrem jeweiligen Mikrochip-Datenblatt enthaltenen Spezifikationen.
• Microchip ist davon überzeugt, dass seine Produktfamilie sicher ist, wenn sie bestimmungsgemäß, innerhalb der Betriebsspezifikationen und unter normalen Bedingungen verwendet wird.
• Microchip schätzt und schützt seine geistigen Eigentumsrechte aggressiv. Versuche, die Codeschutzfunktionen von Microchip-Produkten zu verletzen, sind streng verboten und können gegen das Digital Millennium Copyright Act verstoßen.
• Weder Microchip noch ein anderer Halbleiterhersteller kann die Sicherheit seines Codes garantieren. Codeschutz bedeutet nicht, dass wir garantieren, dass das Produkt „unknackbar“ ist. Der Codeschutz entwickelt sich ständig weiter. Microchip ist bestrebt, die Codeschutzfunktionen unserer Produkte kontinuierlich zu verbessern.

Rechtliche Hinweise

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Verweise

• Bedienungsanleitung