MICROCHIP RTG4 נספח RTG4 FPGAs הנחיות עיצוב ופריסת לוח

מָבוֹא

תוספת זו ל-AC439: הנחיות עיצוב ופריסת לוח עבור הערת יישום RTG4 FPGA, מספקת מידע משלים, כדי להדגיש שהנחיות התאמת אורך DDR3 שפורסמו בגרסה 9 ואילך עדיפות על פני פריסת הלוח המשמשת לערכת הפיתוח RTG4™. בתחילה, ערכת הפיתוח RTG4 הייתה זמינה רק עם סיליקון הנדסי (ES). לאחר השחרור הראשוני, הערכה אוכלסה מאוחר יותר בהתקני ייצור בדרגת מהירות סטנדרטית (STD) ו-1 מהירות RTG4. מספרי חלקים, RTG4-DEV-KIT ו-RTG4-DEV-KIT-1 מגיעים עם התקני מהירות STD ו-1 מהירות בהתאמה.
יתרה מזאת, תוספת זו כוללת פרטים על התנהגות הקלט/פלט של המכשיר עבור רצפי הדלקה וכיבוי שונים, כמו גם, הצהרת DEVRST_N במהלך פעולה רגילה.

ניתוח של פריסת לוח RTG4-DEV-KIT DDR3

• ערכת פיתוח RTG4 מיישמת ממשק נתונים של 32 סיביות ו-4 סיביות ECC DDR3 עבור כל אחד משני בקרי ה-RTG4 FDDR המובנים ובלוקי PHY (FDDR מזרח ומערב). הממשק מאורגן פיזית כחמישה נתיבים בתים של נתונים.
• הערכה עוקבת אחר סכימת ה-fly by routing כמתואר בסעיף הנחיות פריסת DDR3 של AC439: הנחיות עיצוב לוח ופריסה עבור יישום RTG4 FPGA הערה. עם זאת, מכיוון שערכת פיתוח זו תוכננה לפני פרסום הערת היישום, היא אינה תואמת את הנחיות התאמת האורך המעודכנות המתוארות בהערת היישום. במפרט ה-DDR3, קיימת מגבלה של +/- 750 PS על ההטיה בין שעון נתונים (DQS) לשעון DDR3 (CK) בכל התקן זיכרון DDR3 במהלך עסקת כתיבה (DSS).
• כאשר מקפידים על הנחיות התאמת האורך בגרסה 439 של AC9 או גרסאות מאוחרות יותר של הערת היישום, פריסת לוח ה-RTG4 תעמוד במגבלה של tDQSS עבור התקני מהירות -1 ו-STD לאורך כל התהליך, כרך.tagה, וטווח תפעול טמפרטורה (PVT) נתמך על ידי התקני ייצור RTG4. זה מושג על ידי שילוב של הטיית הפלט במקרה הגרוע ביותר בין DQS ו-CK בפינים RTG4. במיוחד, בעת שימוש ב-
  בקר מובנה RTG4 FDDR בתוספת PHY, ה-DQS מוביל CK ב-370 ps מקסימום עבור התקן בדרגת מהירות -1 ו-DQS Leads CK ב-447 ps מקסימום עבור התקן בדרגת STD, בתנאים הגרועים ביותר.
• בהתבסס על הניתוח המוצג בטבלה 1-1, ה-RTG4-DEV-KIT-1 עומד במגבלות tDQSS בכל התקן זיכרון, בתנאי ההפעלה הגרועים ביותר עבור RTG4 FDDR. עם זאת, כפי שמוצג בטבלה 1-2, פריסת ה-RTG4-DEV-KIT, המאוכלסת בהתקני RTG4 במהירות STD, אינה עומדת ב-tDQSS עבור התקני הזיכרון הרביעי והחמישי בטופולוגיית המעבר, בתנאי ההפעלה הגרועים ביותר. עבור RTG4 FDDR. באופן כללי, ה-RTG4-DEV-KIT משמש בתנאים טיפוסיים, כגון טמפרטורת החדר בסביבת מעבדה. לכן, ניתוח המקרה הגרוע ביותר אינו ישים ל-RTG4-DEV-KIT המשמש בתנאים טיפוסיים. הניתוח משמש כאקסampהסבר מדוע חשוב לעקוב אחר הנחיות התאמת אורך DDR3 המפורטות ב-AC439, כך שעיצוב לוח משתמש יעמוד ב-tDQSS עבור יישום טיסה.
• כדי לפרט יותר על האקס הזהampותדגים כיצד לפצות באופן ידני על פריסת לוח RTG4 שאינה יכולה לעמוד בהנחיות התאמת אורך AC439 DDR3, ה-RTG4-DEV-KIT עם התקני מהירות STD עדיין יכולים לעמוד ב-tDQSS בכל התקן זיכרון, בתנאים הגרועים ביותר, מכיוון לבקר ה-RTG4 FDDR המובנה בתוספת PHY יש את היכולת לעכב באופן סטטי את אות DQS לכל נתיב בייט נתונים. ניתן להשתמש בשינוי הסטטי הזה כדי להפחית את ההטיה בין DQS ל-CK בהתקן זיכרון בעל tDQSS > 750 ps. עיין בסעיף הדרכה ב-DRAM, ב-UG0573: מדריך למשתמש של ממשקי DDR RTG4 FPGA High Speed ​​למידע נוסף על שימוש בפקדי ההשהיה הסטטיים (בפנקס REG_PHY_WR_DQS_SLAVE_RATIO) עבור DQS במהלך עסקת כתיבה. ניתן להשתמש בערך השהיה זה ב-Libero® SoC בעת יצירת בקר FDDR עם אתחול אוטומטי על ידי שינוי קוד האתחול CoreABC FDDR שנוצר באופן אוטומטי. תהליך דומה יכול להיות מיושם על פריסת לוח משתמש שאינה עומדת ב-tDQSS בכל התקן זיכרון.

טבלה 1-1. הערכה של חישוב RTG4-DEV-KIT-1 tDQSS עבור -1 חלקים וממשק FDDR1

נתיב מנותח	אורך שעון (מיל)	עיכוב הפצת שעון (ps)	אורך נתונים (מילים)	הפצת נתונים n עיכוב (נ.ב.)	ההבדל בין CLKDQS עקב ניתוב (מיילים)	tDQSS בכל זיכרון, לאחר הטיית לוח+FPGA DQSCLK הטיה (נ.ב.)
זיכרון FPGA-1	2578	412.48	2196	351.36	61.12	431.12
זיכרון FPGA-2	3107	497.12	1936	309.76	187.36	557.36
זיכרון FPGA-3	3634	581.44	2231	356.96	224.48	594.48
זיכרון FPGA-4	4163	666.08	2084	333.44	332.64	702.64
זיכרון FPGA-5	4749	759.84	2848	455.68	304.16	674.16

פֶּתֶק: בתנאים הגרועים ביותר, הטיית RTG4 FDDR DDR3 DQS-CLK עבור התקני -1 היא מקסימום 370 PS ומינימום 242 PS.

טבלה 1-2. הערכה של חישוב RTG4-DEV-KIT tDQSS עבור חלקי STD וממשק FDDR1

נתיב מנותח	אורך שעון (מיל)	עיכוב התפשטות שעון (נ.ב.)	אורך נתונים (מילים)	עיכוב בהפצת נתונים (ps)	ההבדל בין CLKDQS עקב ניתוב (מיילים)	tDQSS בכל זיכרון, לאחר הטיית לוח+FPGA DQSCLK הטיה (נ.ב.)
זיכרון FPGA-1	2578	412.48	2196	351.36	61.12	508.12
זיכרון FPGA-2	3107	497.12	1936	309.76	187.36	634.36
זיכרון FPGA-3	3634	581.44	2231	356.96	224.48	671.48
זיכרון FPGA-4	4163	666.08	2084	333.44	332.64	779.64
זיכרון FPGA-5	4749	759.84	2848	455.68	304.16	751.16

פֶּתֶק:  בתנאים הגרועים ביותר, הטיית RTG4 FDDR DDR3 DQS-CLK עבור התקני STD היא מקסימום 447 ps ומינימום 302 ps.
פֶּתֶק: הערכת עיכוב הפצת לוח של 160 ps/inch שימשה בניתוח זה, למשלample לעיון. עיכוב הפצת הלוח בפועל עבור לוח משתמש תלוי בלוח הספציפי המנותח.

Power Sequencing

תוספת זו ל-AC439: הנחיות לתכנון ועיצוב לוח עבור הערת יישום RTG4 FPGA, מספקת מידע משלים, כדי להדגיש את הקריטיות בביצוע הנחיות עיצוב הלוח. ודא שההנחיות מבוצעות ביחס להפעלה והפסקה.

הפעלה
הטבלה הבאה מפרטת את מקרי השימוש המומלצים להדלקה ואת הנחיות ההפעלה המתאימות להם.

טבלה 2-1. הנחיות הפעלה

Use Case	דרישת רצף	הִתְנַהֲגוּת	הערות
DEVRST_N נטען במהלך הפעלה, עד שכל ספקי הכוח RTG4 הגיעו לתנאי הפעולה המומלצים	אין ר ספציפיampנדרשת סדר למעלה. אספקה ​​רampלמעלה חייב לעלות בצורה מונוטונית.	ברגע ש-VDD ו-VPP מגיעים לספי הפעלה (VDD ~= 0.55V, VPP ~= 2.2V) ו DEVRST_N שוחרר, מונה ההשהיה של POR יפעל ~40ms אופייני (50ms מקסימום), ואז הפעלה של המכשיר לפונקציונליות בהתאם לתרשים 11 ו 12 (DEVRST_N PUFT) מתוך מדריך למשתמש של בקר המערכת (UG0576). במילים אחרות רצף זה לוקח 40 אלפיות השנייה + 1.72036 אלפיות השנייה (אופייני) מהנקודה ש-DEVRST_N שוחרר. שים לב שהשימוש הבא ב-DEVRST_N אינו מחכה מונה ה-POR לבצע הפעלה למשימות פונקציונליות ולכן רצף זה לוקח רק 1.72036 אלפיות השנייה (אופייני).	לפי התכנון, הפלטים יהיו מושבתים (כלומר לצוף) במהלך ההפעלה. פעם מונה POR הושלם, DEVRST_N שוחרר וכל אספקת ה-VDDI I/O הגיעה אליהם ~0.6V סף, ואז ה-I/Os יופעלו עם הפעלת משיכה חלשה, עד שהיציאות יעברו לבקרת משתמש, לפי איורים 11 ו-12 של UG0576. יציאות קריטיות שחייבות להישאר נמוכות במהלך ההפעלה דורשות נגד נשלף חיצוני של 1K-אוהם.
DEVRST_N משך עד VPP וכל האספקה ​​ramp לעלות בערך באותו זמן	VDDPLL לא חייב להיות ספק כוח אחרון ל-ramp למעלה, ועליו להגיע לנפח ההפעלה המינימלי המומלץtage לפני האספקה ​​האחרונה (VDD או VDDI) מתחיל את rampכדי למנוע פלט של נעילת PLL תקלות. עיין במדריך למשתמש של משאבי שעון RTG4 (UG0586) להסבר כיצד להשתמש ב-CCC/PLL READY_VDDPLL קלט כדי להסיר את דרישות הרצף עבור ספק הכוח VDDPLL. או שקשר את SERDES_x_Lyz_VDDAIO לאותו ספק כמו VDD, או ודא שהם מופעלים בו-זמנית.	ברגע ש-VDD ו-VPP מגיעים לספי הפעלה (VDD ~= 0.55V, VPP ~= 2.2V), מונה השהיה של 50 ms POR יפעל. הפעלת מכשיר כדי לעמוד בתזמון הפונקציונלי איורים 9 ו-10 (VDD PUFT) של המדריך למשתמש של בקר המערכת (UG0576). במילים אחרות, הזמן הכולל הוא 57.95636 אלפיות השנייה.	לפי התכנון, הפלטים יהיו מושבתים (כלומר לצוף) במהלך ההפעלה. פעם מונה POR הושלם, DEVRST_N שוחרר וכל אספקת ה-VDDI IO הגיעה אליהם ~0.6V סף, ואז ה-I/Os יופעלו עם הפעלת משיכה חלשה, עד שהיציאות יעברו לבקרת משתמש, לפי איורים 9 ו-10 של UG0576. יציאות קריטיות שחייבות להישאר נמוכות במהלך ההפעלה דורשות נגד נשלף חיצוני של 1K-אוהם.

Use Case	דרישת רצף	הִתְנַהֲגוּת	הערות
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	רצף רשום בעמודת התרחיש. DEVRST_N נמשך למעלה ל-VPP.	ברגע ש-VDD ו-VPP מגיעים לספי הפעלה (VDD ~= 0.55V, VPP ~= 2.2V), ה-50ms מונה השהיית POR יפעל. הפעלת המכשיר לתזמון פונקציונלי תואם לדמויות 9 ו-10 (VDD PUFT) של מדריך למשתמש של בקר המערכת (UG0576). השלמת רצף הפעלת ההתקן והדלקה לתזמון פונקציונלי מבוסס על אספקת ה-VDDI האחרונה שהופעלה.	לפי התכנון, הפלטים יהיו מושבתים (כלומר לצוף) במהלך ההפעלה. פעם מונה POR הושלם, DEVRST_N שוחרר וכל אספקת ה-VDDI I/O הגיעה אליהם ~0.6V סף, אז ה-IOs יופעלו עם הפעלת משיכה חלשה, עד שהיציאות יעברו לבקרת משתמש, לפי איורים 9 ו-10 של UG0576. אין הפעלת משיכה חלשה במהלך ההפעלה עד שכל אספקת ה-VDDI מגיעה ל-~0.6V. היתרון המרכזי מהרצף הזה הוא אספקת ה-VDDI האחרונה שמגיעה לסף הפעלה זה לא יופעל ה-pull-up החלש ובמקום זאת יעבור ישירות ממצב מושבת למצב מוגדר על ידי משתמש. זה יכול לעזור למזער את מספר נגדי המשיכה החיצוניים של 1K הנדרשים עבור תכנונים שרוב בנקי ה-I/O מופעלים על ידי ה-VDDI האחרון לעלות. עבור כל שאר בנקאי הקלט/פלט המופעלים על ידי כל ספק VDDI מלבד אספקת ה-VDDI האחרונה שעלתה, היציאות הקריטיות שצריכות להישאר נמוכות במהלך ההפעלה דורשות נגד נשלף חיצוני של 1K-אוהם.
המתן לפחות 51ms ->
VDDI (כל IO בנקים)
OR
VDD/ SERDES_VD DAIO ->
VPP/VDDPLL/ 3.3V_VDDI ->
המתן לפחות 51ms ->
VDDI (לא 3.3V_VD DI)

 שיקולים במהלך DEVRST_N Assertion והשבתה

אם AC439: הנחיות עיצוב ופריסה של לוח עבור יישום הערת RTG4 FPGA אינן פועלות על פי הנחיותview הפרטים הבאים:

1. עבור רצפי הכיבוי הנתונים בטבלה 2-2, המשתמש עשוי לראות תקלות קלט/פלט או אירועי פריצה ואירועי זרם חולפים.
2. כפי שצוין בהודעת הייעוץ ללקוח (CAN) 19002.5, סטייה מרצף הכיבוי המומלץ בגיליון הנתונים של RTG4 יכולה להפעיל זרם חולף באספקת 1.2V VDD. אם אספקת 3.3V VPP היא rampבהורדה לפני אספקת 1.2V VDD, זרם חולף ב-VDD ייצפה כאשר VPP ו-DEVRST_N (מופעל על ידי VPP) מגיעים לכ-1.0V. זרם חולף זה אינו מתרחש אם ה-VPP מושבת לאחרונה, לפי המלצת גליון הנתונים.
   1. גודל ומשך הזרם החולף תלויים בתכנון המתוכנת ב-FPGA, קיבול ניתוק הלוח הספציפי ותגובת המעבר של הווליום 1.2Vtage רגולטור. במקרים נדירים, נצפה זרם חולף עד 25A (או 30 וואט באספקת VDD נומינלית של 1.2V). בשל האופי המפוזר של זרם זרם VDD זה על פני כל מארג ה-FPGA (לא מקומי לאזור מסוים), ומשך הזמן הקצר שלו, אין חשש לאמינות אם זרם ההפסקה הוא 25A או פחות.
   2. כשיטת תכנון מיטבית, פעל לפי המלצת גליון הנתונים כדי להימנע מהזרם החולף.
3. תקלות קלט/פלט עשויות להיות בערך 1.7V למשך 1.2 אלפיות השנייה.
   1. תיתכן תקלה גבוהה ביציאות המניעות Low או Tristate.
   2. תיתכן תקלה נמוכה ביציאות המניעות גבוה (לא ניתן להפחית את התקלה הנמוכה על ידי הוספת 1 KΩ משיכה למטה).
4. כיבוי VDDIx מאפשר תחילה את המעבר המונוטוני מגבוה לנמוך, אך הפלט מוריד לזמן קצר מה שישפיע על לוח משתמש שמנסה למשוך את הפלט בצורה חיצונית גבוה כאשר RTG4 VDDIx מושבת. RTG4 דורש שרפידות קלט/פלט לא יונעו חיצונית מעל נפח אספקת בנק VDDIxtagלפיכך, אם נוסף נגד חיצוני למסילת חשמל אחרת, הוא אמור לכבות בו-זמנית עם אספקת ה-VDDIx.
   טבלה 2-2. תרחישי תקלות קלט/פלט כאשר לא עוקבים אחר רצף הכיבוי המומלץ ב-AC439

   מצב פלט ברירת מחדל	VDD (1.2V)	VDDIx (<3.3V) VDDIx (3.3V)	VPP (3.3V)	DEVRST_N	התנהגות כיבוי
   					תקלת קלט/פלט	Current In- Rush
   I/O נהיגה נמוכה או Tristated	Ramp למטה אחרי VPP בכל סדר		Ramp למטה קודם	קשור ל-VPP	כן1	כֵּן
   	Ramp למטה בכל סדר לאחר קביעת DEVRST_N			טען לפני כל אספקה ​​ramp לְמַטָה	כן1	לֹא
   I/O נהיגה גבוהה	Ramp למטה אחרי VPP בכל סדר		Ramp למטה קודם	קשור ל-VPP	כֵּן	כֵּן
   	Ramp למטה בכל סדר לפני VPP		Ramp למטה אחרון	קשור ל-VPP	No2	לֹא
   	Ramp למטה בכל סדר לאחר קביעת DEVRST_N			טען לפני כל אספקה ​​ramp לְמַטָה	כֵּן	לֹא

   1. מומלץ נגד נשלף חיצוני של 1 KΩ כדי להפחית את התקלה הגבוהה ב-I/O קריטיים, שחייבים להישאר נמוכים במהלך הפסקת ההפעלה.
   2. תקלה נמוכה נצפית רק עבור קלט/פלט שנמשך כלפי חוץ אל ספק כוח שנשאר מופעל כ-VPP ramps למטה. עם זאת, זוהי הפרה של תנאי ההפעלה המומלצים של ההתקן מכיוון שה-PAD לא חייב להיות גבוה לאחר ה-VDDIx r המתאיםamps למטה.
5. אם DEVRST_N נטען, המשתמש עשוי לראות תקלה נמוכה בכל פלט קלט/פלט שמניע גבוה וגם נמשך כלפי מעלה באמצעות נגד ל-VDDI. למשלample, עם נגד משיכה של 1KΩ, תקלה נמוכה שמגיעה לנפח מינימליtage של 0.4V עם משך זמן של 200 ns עשוי להתרחש לפני הטיפול בפלט.

פֶּתֶק: אין למשוך את DEVRST_N מעל ל-VPP voltagה. כדי להימנע מהאמור לעיל, מומלץ מאוד לעקוב אחר רצפי ההדלקה והכיבוי המתוארים ב-AC439: הנחיות עיצוב ופריסת לוח עבור הערת יישום RTG4 FPGA.

היסטוריית גרסאות

היסטוריית הגרסאות מתארת ​​את השינויים שיושמו במסמך. השינויים מפורטים לפי עדכון, החל מהפרסום הנוכחי.

טבלה 3-1. היסטוריית גרסאות

עדכון	תַאֲרִיך	תֵאוּר
A	04/2022	• במהלך הצהרת DEVRST_N, כל I/O RTG4 יעברו טריסטייט. יציאות המונעות גבוה על ידי בד ה-FPGA ונמשכות כלפי חוץ גבוה על הלוח עלולות לחוות תקלה נמוכה לפני הכניסה למצב הטרי-סטטי. יש לנתח תכנון לוח עם תרחיש פלט כזה כדי להבין את ההשפעה של חיבורים ליציאות FPGA שעלולות להיתקל כאשר DEVRST_N נטען. למידע נוסף, ראה שלב 5 בסעיף 2.2. שיקולים במהלך DEVRST_N Assertion והשבתה. • השם שונה הפסקת חשמל לסעיף 2.2. שיקולים במהלך DEVRST_N Assertion והשבתה. • הומר לתבנית Microchip.
2	02/2022	• הוסיפו את קטע ההפעלה. • נוסף קטע Power Sequencing.
1	07/2019	הפרסום הראשון של מסמך זה.

תמיכת Microchip FPGA

קבוצת מוצרי Microchip FPGA מגבה את מוצריה בשירותי תמיכה שונים, כולל שירות לקוחות, מרכז תמיכה טכנית ללקוחות, webאתר ומשרדי מכירות ברחבי העולם. מומלץ ללקוחות לבקר במשאבים מקוונים של Microchip לפני יצירת קשר עם התמיכה מכיוון שסביר מאוד שהשאלות שלהם כבר נענו.
צור קשר עם מרכז התמיכה הטכנית דרך ה webאתר בכתובת www.microchip.com/support. ציינו את מספר החלק של מכשיר ה-FPGA, בחרו בקטגוריית המקרה המתאימה והעלו עיצוב files תוך יצירת מקרה תמיכה טכנית.
צור קשר עם שירות הלקוחות לתמיכה במוצר לא טכני, כגון תמחור מוצר, שדרוגי מוצר, עדכון מידע, סטטוס הזמנה והרשאה.

• מצפון אמריקה, התקשר למספר 800.262.1060
• לשאר העולם, התקשר למספר 650.318.4460
• פקס, מכל מקום בעולם, 650.318.8044

המיקרו-שבב Webאֲתַר

Microchip מספק תמיכה מקוונת דרך שלנו webאתר ב www.microchip.com/. זֶה webהאתר משמש ליצירת files ומידע זמין בקלות ללקוחות. חלק מהתוכן הזמין כולל:

• תמיכת מוצר – דפי נתונים ושגיאות, הערות יישום וס'ampתוכניות, משאבי עיצוב, מדריכים למשתמש ומסמכי תמיכה בחומרה, מהדורות תוכנה אחרונות ותוכנות מארכיון
• תמיכה טכנית כללית - שאלות נפוצות (שאלות נפוצות), בקשות תמיכה טכנית, קבוצות דיון מקוונות, רישום חברי תוכנית שותפי עיצוב Microchip
• העסק של Microchip - מדריכי בורר מוצרים ומדריכי הזמנה, הודעות לעיתונות אחרונות של Microchip, רשימה של סמינרים ואירועים, רשימות של משרדי מכירות, מפיצים ונציגי מפעל Microchip

שירות הודעות על שינוי מוצר

שירות ההודעות על שינוי מוצר של Microchip עוזר לעדכן את הלקוחות במוצרי Microchip. מנויים יקבלו הודעה בדוא"ל בכל פעם שיהיו שינויים, עדכונים, תיקונים או שגיאות הקשורות למשפחת מוצרים או כלי פיתוח ספציפיים שמעניינים אותם.
להרשמה, עבור אל www.microchip.com/pcn ופעל לפי הוראות הרישום.

תמיכת לקוחות

משתמשים במוצרי Microchip יכולים לקבל סיוע באמצעות מספר ערוצים:

• מפיץ או נציג
• משרד מכירות מקומי
• מהנדס פתרונות משובצים (ESE)
• תמיכה טכנית

לקוחות צריכים ליצור קשר עם המפיץ, הנציג או ESE שלהם לקבלת תמיכה. משרדי מכירות מקומיים זמינים גם הם לעזור ללקוחות. רשימה של משרדי מכירות ומיקומים כלולה במסמך זה.
תמיכה טכנית זמינה דרך webאתר בכתובת: www.microchip.com/support

תכונת הגנת קוד של התקני מיקרו-שבב

שימו לב לפרטים הבאים של תכונת הגנת הקוד במוצרי Microchip:

• מוצרי Microchip עומדים במפרט הכלול בגיליון הנתונים הספציפי של Microchip.
• Microchip מאמינה שמשפחת המוצרים שלה מאובטחת כאשר משתמשים בהם באופן המיועד, במסגרת מפרטי ההפעלה ובתנאים רגילים.
• Microchip מעריך ומגן באגרסיביות על זכויות הקניין הרוחני שלו. ניסיונות להפר את תכונות הגנת הקוד של מוצר Microchip אסורים בהחלט ועלולים להפר את Digital Millennium Copyright Act.
• לא Microchip ולא כל יצרן מוליכים למחצה אחר יכולים להבטיח את אבטחת הקוד שלו. הגנת קוד אינה אומרת שאנו מבטיחים שהמוצר "בלתי שביר". הגנת קוד מתפתחת כל הזמן. Microchip מחויבת לשיפור מתמיד של תכונות הגנת הקוד של המוצרים שלנו.

הודעה משפטית

• ניתן להשתמש בפרסום זה ובמידע המופיע כאן רק עם מוצרי Microchip, לרבות לתכנון, בדיקה ושילוב של מוצרי Microchip עם האפליקציה שלך. שימוש במידע זה בכל דרך אחרת מפר תנאים אלה. מידע לגבי יישומי מכשיר מסופק רק לנוחיותך וייתכן שהוא יוחלף
  לפי עדכונים. באחריותך לוודא שהיישום שלך עומד במפרטים שלך. צור קשר עם משרד המכירות המקומי של Microchip לקבלת תמיכה נוספת או, קבל תמיכה נוספת בכתובת www.microchip.com/en-us/support/design-help/client-support-services.
• מידע זה מסופק על ידי MICROCHIP "כמות שהוא". MICROCHIP אינו מציג מצגים או התחייבויות מכל סוג בין אם מפורשות או משתמעות, בכתב או בעל פה, בחוק
  או אחרת, קשור למידע, כולל אך לא מוגבל לכל אחריות משתמעת של אי-הפרה, סחירות והתאמה למטרה מסוימת, או אחריות הקשורה למצבו, תקינותו.
• בשום מקרה, MICROCHIP לא תישא באחריות לכל אובדן עקיף, מיוחד, עונשי, מקרי או תוצאתי, נזק, עלות או הוצאה מכל סוג שהוא הקשור למידע או לשימוש בו, בכל מקרה בו ובין כך. האפשרות או הנזקים ניתנים לחיזוי. במידה המלאה המותרת על פי חוק, החבות הכוללת של MICROCHIP על כל התביעות בכל דרך הקשורה למידע או לשימוש בו לא תעלה על סכום העמלות, אם בכלל, ששילמת ישירות ל-MiCROCHIP.
  השימוש במכשירי Microchip ביישומי תמיכה ו/או בטיחות הוא לחלוטין על אחריותו של הקונה, והקונה מסכים להגן, לשפות ולשמור על Microchip ללא מזיק מכל נזק, תביעה, תביעה או הוצאות הנובעות משימוש כאמור. שום רישיונות לא מועברים, במשתמע או בכל דרך אחרת, תחת כל זכויות קניין רוחני של Microchip, אלא אם צוין אחרת.

סימני מסחר

• השם והלוגו של ה-Microchip, הלוגו של Microchip, Adaptec, AnyRate, AVR, AVR לוגו, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash , Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron ו-XMEGA הם סימנים מסחריים רשומים של Microchip Technology Incorporated בארה"ב ובמדינות אחרות.
• AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, לוגו ProASIC Plus, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, WinPath ו-ZL הם סימנים מסחריים רשומים של Microchip Technology Incorporated בארה"ב
• דיכוי מפתח סמוך, AKS, אנלוגי לעידן הדיגיטלי, כל קבל, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, התאמה דינמית DAM , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL . , חוסם אדוות, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect ו-ZENA הם סימנים מסחריים של Microchip Technology Incorporated ב-
  ארה"ב ומדינות אחרות.
• SQTP הוא סימן שירות של Microchip Technology Incorporated בארה"ב הלוגו של Adaptec, Frequency on Demand, Silicon Storage Technology, Symmcom ו-Trusted Time הם סימנים מסחריים רשומים של Microchip Technology Inc. במדינות אחרות.
• GestIC הוא סימן מסחרי רשום של Microchip Technology Germany II GmbH & Co. KG, חברה בת של Microchip Technology Inc., במדינות אחרות.
  כל שאר הסימנים המסחריים המוזכרים כאן הם קניין של החברות בהתאמה.
  © 2022, Microchip Technology Incorporated וחברות הבנות שלה. כל הזכויות שמורות.
  ISBN: 978-1-6683-0362-7

מערכת ניהול איכות

למידע על מערכות ניהול האיכות של Microchip, אנא בקר www.microchip.com/quality.

מכירות ושירות ברחבי העולם

אמריקה	אסיה/פסיפיק	אסיה/פסיפיק	אֵירוֹפָּה
משרד תאגידי 2355 West Chandler Blvd. צ'נדלר, AZ 85224-6199 טל: 480-792-7200 פַקס: 480-792-7277 תמיכה טכנית: www.microchip.com/support Web כְּתוֹבֶת: www.microchip.com אטלנטה דולות', ג'ורג'יה טל: 678-957-9614 פַקס: 678-957-1455 אוסטין, טקסס טל: 512-257-3370 בוסטון Westborough, MA טל: 774-760-0087 פַקס: 774-760-0088 שיקגו איטסקה, IL טל: 630-285-0071 פַקס: 630-285-0075 דאלאס אדיסון, טקסס טל: 972-818-7423 פַקס: 972-818-2924 דטרויט נובי, MI טל: 248-848-4000 יוסטון, טקסס טל: 281-894-5983 אינדיאנפוליס Noblesville, IN טל: 317-773-8323 פַקס: 317-773-5453 טל: 317-536-2380 לוס אנג'לס Mission Viejo, CA טל: 949-462-9523 פַקס: 949-462-9608 טל: 951-273-7800 ראלי, NC טל: 919-844-7510 ניו יורק, ניו יורק טל: 631-435-6000 סן חוזה, קליפורניה טל: 408-735-9110 טל: 408-436-4270 קנדה - טורונטו טל: 905-695-1980 פַקס: 905-695-2078	אוסטרליה - סידני טל': 61-2-9868-6733 סין - בייג'ין טל': 86-10-8569-7000 סין - צ'נגדו טל': 86-28-8665-5511 סין - צ'ונגצ'ינג טל': 86-23-8980-9588 סין - דונגגוואן טל': 86-769-8702-9880 סין - גואנגג'ואו טל': 86-20-8755-8029 סין - האנגג'ואו טל': 86-571-8792-8115 סין - הונג קונג SAR טל': 852-2943-5100 סין - נאנג'ינג טל': 86-25-8473-2460 סין - צ'ינגדאו טל': 86-532-8502-7355 סין - שנחאי טל': 86-21-3326-8000 סין - שניאנג טל': 86-24-2334-2829 סין - שנזן טל': 86-755-8864-2200 סין - סוג'ואו טל': 86-186-6233-1526 סין - ווהאן טל': 86-27-5980-5300 סין - שיאן טל': 86-29-8833-7252 סין - שיאמן טל': 86-592-2388138 סין - ג'וחאי טל': 86-756-3210040	הודו - בנגלור טל': 91-80-3090-4444 הודו - ניו דלהי טל': 91-11-4160-8631 הודו - פונה טל': 91-20-4121-0141 יפן - אוסקה טל': 81-6-6152-7160 יפן - טוקיו טל': 81-3-6880- 3770 קוריאה - דאגו טל': 82-53-744-4301 קוריאה - סיאול טל': 82-2-554-7200 מלזיה - קואלה לומפור טל': 60-3-7651-7906 מלזיה - פננג טל': 60-4-227-8870 הפיליפינים - מנילה טל': 63-2-634-9065 סינגפור טל': 65-6334-8870 טייוואן – Hsin Chu טל': 886-3-577-8366 טייוואן - קאושיונג טל': 886-7-213-7830 טייוואן - טייפה טל': 886-2-2508-8600 תאילנד - בנגקוק טל': 66-2-694-1351 וייטנאם - הו צ'י מין טל': 84-28-5448-2100	אוסטריה - ולס טל': 43-7242-2244-39 פקס: 43-7242-2244-393 דנמרק - קופנהגן טל': 45-4485-5910 פקס: 45-4485-2829 פינלנד - אספו טל': 358-9-4520-820 צרפת - פריז Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 גרמניה - גארצ'ינג טל': 49-8931-9700 גרמניה – האן טל': 49-2129-3766400 גרמניה - היילברון טל': 49-7131-72400 גרמניה - קרלסרוהה טל': 49-721-625370 גרמניה - מינכן Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 גרמניה - רוזנהיים טל': 49-8031-354-560 ישראל – רעננה טל': 972-9-744-7705 איטליה - מילאנו טל': 39-0331-742611 פקס: 39-0331-466781 איטליה - פדובה טל': 39-049-7625286 הולנד – דרונן טל': 31-416-690399 פקס: 31-416-690340 נורבגיה - טרונדהיים טל': 47-72884388 פולין - ורשה טל': 48-22-3325737 רומניה - בוקרשט Tel: 40-21-407-87-50 ספרד - מדריד Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 שבדיה - גוטנברג Tel: 46-31-704-60-40 שבדיה - שטוקהולם טל': 46-8-5090-4654 בריטניה - ווקינגהאם טל': 44-118-921-5800 פקס: 44-118-921-5820

© 2022 Microchip Technology Inc. וחברות הבנות שלה

מסמכים / משאבים

MICROCHIP RTG4 נספח RTG4 FPGAs הנחיות עיצוב ופריסת לוח [pdfמדריך למשתמש נספח RTG4 הנחיות לעיצוב ופריסה של לוחות RTG4 FPGA, RTG4, תוספת הנחיות לעיצוב ופריסה של לוחות RTG4 FPGAs, הנחיות לעיצוב ופריסה

הפניות

• מדריך למשתמש