Panduan Desain dan Tata Letak Papan MICROCHIP RTG4 Addendum RTG4 FPGA
Perkenalan
Tambahan pada AC439: Pedoman Desain dan Tata Letak Papan untuk Catatan Aplikasi FPGA RTG4 ini, memberikan informasi tambahan, untuk menekankan bahwa pedoman pencocokan panjang DDR3 yang diterbitkan dalam revisi 9 atau lebih baru akan diutamakan dibandingkan tata letak papan yang digunakan untuk kit pengembangan RTG4™. Awalnya, kit pengembangan RTG4 hanya tersedia dengan Engineering Silicon (ES). Setelah rilis awal, kit tersebut kemudian diisi dengan perangkat produksi RTG1 tingkat kecepatan standar (STD) dan tingkat kecepatan -4. Nomor komponen, RTG4-DEV-KIT dan RTG4-DEV-KIT-1 masing-masing hadir dengan perangkat tingkat kecepatan STD dan -1.
Selain itu, tambahan ini mencakup detail tentang perilaku I/O perangkat untuk berbagai urutan penyalaan dan penonaktifan, serta pernyataan DEVRST_N selama pengoperasian normal.
Analisis Tata Letak Papan DDR4 RTG3-DEV-KIT
- Kit pengembangan RTG4 mengimplementasikan data 32-bit dan antarmuka ECC DDR4 3-bit untuk masing-masing dari dua pengontrol FDDR RTG4 bawaan dan blok PHY (FDDR Timur dan Barat). Antarmuka secara fisik diatur sebagai lima jalur byte data.
- Kit ini mengikuti skema perutean terbang seperti yang dijelaskan di bagian Pedoman Tata Letak DDR3 AC439: Pedoman Desain dan Tata Letak Papan untuk Catatan Aplikasi RTG4 FPGA. Namun, karena kit pengembangan ini dirancang sebelum menerbitkan catatan aplikasi, kit pengembangan ini tidak sesuai dengan pedoman pencocokan panjang yang diperbarui yang dijelaskan dalam catatan aplikasi. Pada spesifikasi DDR3, terdapat batasan +/- 750 ps pada kemiringan antara data strobe (DQS) dan DDR3 clock (CK) pada setiap perangkat memori DDR3 selama transaksi tulis (DSS).
- Ketika pedoman pencocokan panjang dalam catatan aplikasi AC439 revisi 9 atau versi yang lebih baru diikuti, tata letak papan RTG4 akan memenuhi batas tDQSS untuk perangkat tingkat kecepatan -1 dan STD di seluruh proses, voltage, dan rentang operasi suhu (PVT) yang didukung oleh perangkat produksi RTG4. Hal ini dicapai dengan memperhitungkan kemiringan keluaran terburuk antara DQS dan CK pada pin RTG4. Khususnya, saat menggunakan
pengontrol FDDR RTG4 bawaan plus PHY, DQS mengungguli CK maksimum 370 ps untuk perangkat tingkat kecepatan -1 dan DQS Memimpin CK sebesar maksimum 447 ps untuk perangkat tingkat kecepatan STD, dalam kondisi terburuk. - Berdasarkan analisis yang ditunjukkan pada Tabel 1-1, RTG4-DEV-KIT-1 memenuhi batas tDQSS di setiap perangkat memori, pada kondisi pengoperasian terburuk untuk FDDR RTG4. Namun, seperti yang ditunjukkan pada Tabel 1-2, tata letak RTG4-DEV-KIT, yang diisi dengan perangkat RTG4 tingkat kecepatan STD, tidak memenuhi tDQSS untuk perangkat memori keempat dan kelima dalam topologi fly-by, pada kondisi pengoperasian terburuk untuk FDDR RTG4. Secara umum, RTG4-DEV-KIT digunakan pada kondisi tertentu, seperti suhu ruangan di lingkungan laboratorium. Oleh karena itu, analisis kasus terburuk ini tidak berlaku untuk RTG4-DEV-KIT yang digunakan dalam kondisi umum. Analisis ini berfungsi sebagai contohampInilah alasan mengapa penting untuk mengikuti pedoman pencocokan panjang DDR3 yang tercantum dalam AC439, sehingga desain papan pengguna memenuhi tDQSS untuk aplikasi penerbangan.
- Untuk menguraikan lebih lanjut tentang mantan iniample, dan mendemonstrasikan cara mengkompensasi tata letak papan RTG4 secara manual yang tidak dapat memenuhi pedoman pencocokan panjang AC439 DDR3, RTG4-DEV-KIT dengan perangkat tingkat kecepatan STD masih dapat memenuhi tDQSS di setiap perangkat memori, dalam kondisi terburuk, karena pengontrol FDDR RTG4 bawaan ditambah PHY memiliki kemampuan untuk menunda sinyal DQS secara statis per jalur byte data. Pergeseran statis ini dapat digunakan untuk mengurangi kemiringan antara DQS dan CK pada perangkat memori yang memiliki tDQSS > 750 ps. Lihat bagian Pelatihan DRAM, di UG0573: Panduan Pengguna Antarmuka DDR Kecepatan Tinggi RTG4 FPGA untuk informasi lebih lanjut tentang penggunaan kontrol penundaan statis (dalam register REG_PHY_WR_DQS_SLAVE_RATIO) untuk DQS selama transaksi tulis. Nilai penundaan ini dapat digunakan di Libero® SoC saat membuat instance pengontrol FDDR dengan inisialisasi otomatis dengan memodifikasi kode inisialisasi CoreABC FDDR yang dibuat secara otomatis. Proses serupa dapat diterapkan pada tata letak papan pengguna yang tidak memenuhi tDQSS di setiap perangkat memori.
Tabel 1-1. Evaluasi Perhitungan RTG4-DEV-KIT-1 tDQSS Untuk Bagian -1 dan Antarmuka FDDR1
| Jalur Dianalisis | Panjang Jam (mil) | Penundaan Propagasi Jam (ps) | Panjang Data (mil) | Propagasi Data n
Penundaan (ps) |
Perbedaan antara CLKDQS
karena Perutean (mil) |
tDQSS di setiap memori, setelah board skew+FPGA DQSCLK
miring (ps) |
| Memori FPGA-1 | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 431.12 |
| Memori FPGA-2 | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 557.36 |
| Memori FPGA-3 | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 594.48 |
| Memori FPGA-4 | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 702.64 |
| Memori FPGA-5 | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 674.16 |
Catatan: Dalam kondisi terburuk, kemiringan RTG4 FDDR DDR3 DQS-CLK untuk perangkat -1 adalah maksimum 370 ps dan minimum 242 ps.
Tabel 1-2. Evaluasi Perhitungan tDQSS RTG4-DEV-KIT untuk Bagian STD dan Antarmuka FDDR1
| Jalur Dianalisis | Panjang Jam (mil) | Penundaan Propagasi Jam
(ps) |
Panjang Data (mil) | Penundaan Propagasi Data (ps) | Perbedaan antara CLKDQS
karena Perutean (mil) |
tDQSS di setiap memori, setelah board skew+FPGA DQSCLK
miring (ps) |
| Memori FPGA-1 | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 508.12 |
| Memori FPGA-2 | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 634.36 |
| Memori FPGA-3 | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 671.48 |
| Memori FPGA-4 | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 779.64 |
| Memori FPGA-5 | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 751.16 |
Catatan: Dalam kondisi terburuk, kemiringan RTG4 FDDR DDR3 DQS-CLK untuk perangkat STD adalah maksimum 447 ps dan minimum 302 ps.
Catatan: Perkiraan penundaan propagasi papan sebesar 160 ps/inci telah digunakan dalam analisis ini, misample untuk referensi. Penundaan propagasi papan sebenarnya untuk papan pengguna bergantung pada papan spesifik yang dianalisis.
Urutan Daya
Tambahan pada AC439: Pedoman Desain dan Tata Letak Papan untuk Catatan Aplikasi RTG4 FPGA ini, memberikan informasi tambahan, untuk menekankan pentingnya mengikuti Pedoman Desain Papan. Pastikan pedoman diikuti sehubungan dengan Power-Up dan Power-Down.
Daya Naik
Tabel berikut mencantumkan kasus penggunaan penyalaan yang direkomendasikan dan pedoman penyalaan terkait.
Tabel 2-1. Pedoman Penyalaan
| Kasus Penggunaan | Persyaratan Urutan | Perilaku | Catatan |
| DEVRST_N
Ditegaskan selama penyalaan, hingga semua catu daya RTG4 mencapai kondisi pengoperasian yang disarankan |
Tidak ada sungai khususamp-pesanan diperlukan. Pasokan ramp-up harus naik secara monoton. | Setelah VDD dan VPP mencapai ambang aktivasi (VDD ~= 0.55V, VPP ~= 2.2V) dan
DEVRST_N dilepaskan, Penghitung Penundaan POR akan dijalankan ~ Khas 40 ms (maks 50 ms), maka peningkatan daya perangkat hingga fungsional sesuai dengan Gambar 11 dan 12 (DEVRST_N PUFT) dari Panduan Pengguna Pengontrol Sistem (UG0576). Dengan kata lain urutan ini membutuhkan waktu 40 ms + 1.72036 ms (khas) dari titik DEVRST_N telah dilepaskan. Perhatikan bahwa penggunaan DEVRST_N selanjutnya tidak menunggu penghitung POR untuk melakukan peningkatan ke tugas-tugas fungsional dan dengan demikian urutan ini hanya membutuhkan 1.72036 ms (umum). |
Secara desain, output akan dinonaktifkan (yaitu mengambang) selama penyalaan. Sekali counter POR
telah selesai, DEVRST_N dilepaskan dan semua persediaan VDDI I/O telah mencapai tujuannya ~ ambang batas 0.6V, maka I/O akan diuji dengan pull-up lemah diaktifkan, hingga output beralih ke kontrol pengguna, sesuai Gambar 11 dan 12 dari UG0576. Output kritis yang harus tetap rendah selama penyalaan memerlukan resistor pull-down eksternal 1K-ohm. |
| DEVRST_N
ditarik ke VPP dan semua perbekalan ramp sampai pada waktu yang hampir bersamaan |
VDDPLL tidak boleh berupa
catu daya terakhir ke ramp naik, dan harus mencapai volume operasi minimum yang direkomendasikantage sebelum persediaan terakhir (VDD atau VDDI) dimulai rampuntuk mencegah keluaran kunci PLL gangguan. Lihat Panduan Pengguna Sumber Daya Pencatatan Jam RTG4 (UG0586) untuk penjelasan tentang cara menggunakan CCC/PLL READY_VDDPLL masukan untuk menghapus persyaratan pengurutan untuk catu daya VDDPLL. Ikat SERDES_x_Lyz_VDDAIO ke suplai yang sama dengan VDD, atau pastikan keduanya menyala secara bersamaan. |
Setelah VDD dan VPP mencapai ambang aktivasi (VDD ~= 0.55V, VPP ~= 2.2V)
Penghitung penundaan POR 50 ms akan berjalan. Peningkatan daya perangkat hingga pengaturan waktu fungsional dipatuhi Gambar 9 dan 10 (VDD PUFT) dari Panduan Pengguna Pengontrol Sistem (UG0576). Dengan kata lain total waktu adalah 57.95636 ms. |
Secara desain, output akan dinonaktifkan (yaitu mengambang) selama penyalaan. Sekali counter POR
telah selesai, DEVRST_N dilepaskan dan semua persediaan VDDI IO telah mencapai tujuannya ~ ambang batas 0.6V, maka I/O akan diuji dengan pull-up lemah diaktifkan, hingga output beralih ke kontrol pengguna, sesuai Gambar 9 dan 10 dari UG0576. Output kritis yang harus tetap rendah selama penyalaan memerlukan resistor pull-down eksternal 1K-ohm. |
| Kasus Penggunaan | Persyaratan Urutan | Perilaku | Catatan |
| VDD/ SERDES_VD DAIO -> VPP/VDDPLL
-> |
Urutan tercantum di Kolom Skenario.
DEVRST_N ditarik ke VPP. |
Setelah VDD dan VPP mencapai ambang aktivasi (VDD ~= 0.55V, VPP ~= 2.2V) 50ms
Penghitung penundaan POR akan berjalan. Peningkatan daya perangkat hingga pengaturan waktu fungsional mengikuti Gambar 9 dan 10 (VDD PUFT) dari Panduan Pengguna Pengontrol Sistem (UG0576). Penyelesaian urutan penyalaan perangkat dan penyalaan hingga pengaturan waktu fungsional didasarkan pada pasokan VDDI terakhir yang dihidupkan. |
Secara desain, output akan dinonaktifkan (yaitu mengambang) selama penyalaan. Sekali counter POR
telah selesai, DEVRST_N dilepaskan dan semua persediaan VDDI I/O telah mencapai tujuannya ~ ambang batas 0.6V, maka IO akan diuji dengan pull-up lemah diaktifkan, hingga output beralih ke kontrol pengguna, sesuai Gambar 9 dan 10 dari UG0576. Tidak ada aktivasi pull-up yang lemah selama penyalaan hingga semua pasokan VDDI mencapai ~0.6V. Manfaat utamanya dari urutan ini adalah pasokan VDDI terakhir yang mencapai ambang aktivasi ini tidak akan mengaktifkan pull-up lemah dan malah akan bertransisi langsung dari mode nonaktif ke mode yang ditentukan pengguna. Hal ini dapat membantu meminimalkan jumlah resistor pull-down 1K eksternal yang diperlukan untuk desain yang sebagian besar bank I/Onya ditenagai oleh VDDI terakhir. Untuk semua bank I/O lain yang didukung oleh suplai VDDI selain suplai VDDI terakhir yang naik, output kritis yang harus tetap rendah selama penyalaan memerlukan resistor pull-down eksternal 1K-ohm. |
| Tunggu setidaknya 51ms -> | |||
| VDDI (Semua IO
bank) |
|||
| OR | |||
| VDD/ SERDES_VD DAIO -> | |||
| VPP/ VDDPLL/ 3.3V_VDDI -> | |||
| Tunggu setidaknya 51ms -> | |||
| VDDI
(bukan-3.3V_VD DI) |
Pertimbangan selama DEVRST_N Pernyataan dan Power-Down
Jika AC439: Pedoman Desain dan Tata Letak Papan untuk Panduan Catatan Aplikasi RTG4 FPGA tidak diikuti, silakan ulangview rincian berikut:
- Untuk urutan pemadaman listrik yang diberikan pada Tabel 2-2, pengguna mungkin melihat gangguan I/O atau lonjakan arus dan kejadian sementara saat ini.
- Sebagaimana dinyatakan dalam Pemberitahuan Penasihat Pelanggan (CAN) 19002.5, penyimpangan dari urutan pemadaman listrik yang direkomendasikan dalam lembar data RTG4 dapat memicu arus transien pada suplai VDD 1.2V. Jika suplai VPP 3.3V adalah rampditurunkan sebelum pasokan VDD 1.2V, arus transien pada VDD akan diamati ketika VPP dan DEVRST_N (ditenagai oleh VPP) mencapai sekitar 1.0V. Arus transien ini tidak terjadi jika VPP dimatikan terakhir kali, sesuai rekomendasi lembar data.
- Besaran dan durasi arus transien bergantung pada desain yang diprogram dalam FPGA, kapasitansi decoupling papan tertentu, dan respons transien tegangan 1.2V.tage pengatur. Dalam kasus yang jarang terjadi, arus transien hingga 25A (atau 30 Watt pada suplai nominal 1.2V VDD) telah diamati. Karena sifat arus transien VDD yang terdistribusi di seluruh struktur FPGA (tidak terlokalisasi pada area tertentu), dan durasinya yang singkat, tidak ada masalah keandalan jika transien pemadaman listrik adalah 25A atau kurang.
- Sebagai praktik desain terbaik, ikuti rekomendasi lembar data untuk menghindari arus sementara.
- Gangguan I/O mungkin sekitar 1.7V selama 1.2 ms.
- Kesalahan tinggi pada output yang mengemudi Rendah atau Tristate mungkin terjadi.
- Kesalahan rendah pada keluaran yang menggerakkan Tinggi dapat diamati (kesalahan rendah tidak dapat dikurangi dengan menambahkan pull-down 1 KΩ).
- Mematikan VDDIx terlebih dahulu memungkinkan transisi monotonik dari Tinggi ke Rendah, tetapi keluaran sebentar menjadi rendah yang akan mempengaruhi papan pengguna yang mencoba menarik keluaran tinggi secara eksternal ketika RTG4 VDDIx dimatikan. RTG4 mengharuskan Bantalan I/O tidak digerakkan secara eksternal di atas pasokan bank VDDIx voltagOleh karena itu, jika resistor eksternal ditambahkan ke rel daya lain, resistor tersebut akan mati secara bersamaan dengan suplai VDDIx.
Tabel 2-2. Skenario Glitch I/O Saat Tidak Mengikuti Urutan Power-Down yang Direkomendasikan di AC439Status Keluaran Default VDD (1.2V) VDDIx (<3.3V) VDDIx (3.3V) VPP (3.3V) DEVRST_N Perilaku Matikan Kesalahan I/O Saat Ini Sedang Terburu-buru I/O Mengemudi Rendah atau Teruji Ramp turun setelah VPP dalam urutan apa pun Ramp turun dulu Terikat ke VPP Ya1 Ya Ramp turun dalam urutan apa pun setelah pernyataan DEVRST_N Ditegaskan sebelum persediaan apa pun ramp turun Ya1 TIDAK I/O Mengemudi Tinggi Ramp turun setelah VPP dalam urutan apa pun Ramp turun dulu Terikat ke VPP Ya Ya Ramp turun dalam urutan apa pun sebelum VPP Ramp turun terakhir Terikat ke VPP Nomor 2 TIDAK Ramp turun dalam urutan apa pun setelah pernyataan DEVRST_N Ditegaskan sebelum persediaan apa pun ramp turun Ya TIDAK - Resistor pull-down eksternal 1 KΩ direkomendasikan untuk mengurangi kesalahan tinggi pada I/O kritis, yang harus tetap Rendah selama pemadaman listrik.
- Kesalahan kecil hanya terlihat pada I/O yang ditarik secara eksternal ke catu daya yang tetap diberi daya sebagai VPP rampturun. Namun, ini merupakan pelanggaran terhadap kondisi pengoperasian yang direkomendasikan perangkat karena PAD tidak boleh tinggi setelah VDDIx r yang sesuaiampturun.
- Jika DEVRST_N ditegaskan, pengguna mungkin melihat kesalahan rendah pada output I/O mana pun yang bergerak tinggi dan juga ditarik secara eksternal melalui resistor ke VDDI. Misalnyaample, dengan resistor pull-up 1KΩ, kesalahan rendah mencapai vol minimumtage sebesar 0.4V dengan durasi 200 ns dapat terjadi sebelum keluaran diperlakukan.
Catatan: DEVRST_N tidak boleh ditarik ke atas VPP voltage. Untuk menghindari hal di atas, sangat disarankan untuk mengikuti urutan penyalaan dan penyalaan yang dijelaskan dalam AC439: Pedoman Desain dan Tata Letak Papan untuk Catatan Aplikasi RTG4 FPGA.
Riwayat Revisi
Riwayat revisi menjelaskan perubahan yang diterapkan dalam dokumen. Perubahan dicantumkan berdasarkan revisi, dimulai dengan publikasi saat ini.
Tabel 3-1. Riwayat Revisi
| Revisi | Tanggal | Keterangan |
| A | 04/2022 | • Selama pernyataan DEVRST_N, semua I/O RTG4 akan ditristatasi. Output yang didorong tinggi oleh struktur FPGA dan ditarik tinggi secara eksternal pada papan mungkin mengalami kesalahan rendah sebelum memasuki kondisi tristate. Desain papan dengan skenario keluaran seperti itu harus dianalisis untuk memahami dampak interkoneksi terhadap keluaran FPGA yang mungkin mengalami gangguan saat DEVRST_N ditetapkan. Untuk informasi lebih lanjut, lihat Langkah 5 di bagian
2.2. Pertimbangan selama DEVRST_N Pernyataan dan Power-Down. • Berganti nama Matikan Daya ke bagian 2.2. Pertimbangan selama DEVRST_N Pernyataan dan Power-Down. • Dikonversi ke templat Microchip. |
| 2 | 02/2022 | • Menambahkan bagian Penyalaan.
• Menambahkan bagian Urutan Daya. |
| 1 | 07/2019 | Publikasi pertama dari dokumen ini. |
Dukungan FPGA Microchip
Grup produk Microchip FPGA mendukung produknya dengan berbagai layanan dukungan, termasuk Layanan Pelanggan, Pusat Dukungan Teknis Pelanggan, dan websitus, dan kantor penjualan di seluruh dunia. Pelanggan disarankan untuk mengunjungi sumber online Microchip sebelum menghubungi dukungan karena kemungkinan besar pertanyaan mereka telah dijawab.
Hubungi Pusat Dukungan Teknis melalui websitus di www.microchip.com/support. Sebutkan nomor Bagian Perangkat FPGA, pilih kategori kasus yang sesuai, dan unggah desain files sambil membuat kasus dukungan teknis.
Hubungi Layanan Pelanggan untuk dukungan produk non-teknis, seperti harga produk, peningkatan produk, informasi pembaruan, status pesanan, dan otorisasi.
- Dari Amerika Utara, hubungi 800.262.1060
- seluruh dunia, hubungi 650.318.4460
- Faks, dari mana saja di dunia, 650.318.8044
Microchip Weblokasi
Microchip menyediakan dukungan online melalui websitus di www.microchip.com/. Ini websitus ini digunakan untuk membuat filedan informasi yang mudah diakses oleh pelanggan. Beberapa konten yang tersedia meliputi:
- Dukungan Produk – Lembar data dan ralat, catatan aplikasi dan sampprogram, sumber daya desain, panduan pengguna dan dokumen dukungan perangkat keras, rilis perangkat lunak terbaru dan perangkat lunak yang diarsipkan
- Dukungan Teknis Umum – Pertanyaan yang Sering Diajukan (FAQ), permintaan dukungan teknis, grup diskusi online, daftar anggota program mitra desain Microchip
- Bisnis Microchip – Panduan pemilihan dan pemesanan produk, siaran pers Microchip terbaru, daftar seminar dan acara, daftar kantor penjualan Microchip, distributor dan perwakilan pabrik
Layanan Pemberitahuan Perubahan Produk
Layanan pemberitahuan perubahan produk Microchip membantu pelanggan tetap mengikuti perkembangan produk Microchip. Pelanggan akan menerima pemberitahuan email setiap kali ada perubahan, pembaruan, revisi, atau kesalahan terkait dengan keluarga produk tertentu atau alat pengembangan yang diminati.
Untuk mendaftar, kunjungi www.microchip.com/pcn dan ikuti petunjuk pendaftaran.
Dukungan Pelanggan
Pengguna produk Microchip dapat menerima bantuan melalui beberapa saluran:
- Distributor atau Perwakilan
- Kantor Penjualan Lokal
- Insinyur Solusi Tertanam (ESE)
- Dukungan Teknis
Pelanggan harus menghubungi distributor, perwakilan, atau ESE untuk mendapatkan dukungan. Kantor penjualan lokal juga tersedia untuk membantu pelanggan. Daftar kantor penjualan dan lokasi disertakan dalam dokumen ini.
Dukungan teknis tersedia melalui websitus di: www.microchip.com/dukungan
Fitur Perlindungan Kode Perangkat Microchip
Perhatikan rincian berikut mengenai fitur perlindungan kode pada produk Microchip:
- Produk mikrochip memenuhi spesifikasi yang tercantum dalam Lembar Data Mikrochip masing-masing.
- Microchip yakin bahwa rangkaian produknya aman jika digunakan sesuai tujuan, sesuai spesifikasi pengoperasian, dan dalam kondisi normal.
- Nilai-nilai microchip dan secara agresif melindungi hak kekayaan intelektualnya. Upaya untuk melanggar fitur perlindungan kode produk Microchip sangat dilarang dan dapat melanggar Digital Millennium Copyright Act.
- Baik Microchip maupun produsen semikonduktor lainnya tidak dapat menjamin keamanan kodenya. Perlindungan kode tidak berarti bahwa kami menjamin produk tersebut "tidak dapat dipecahkan". Perlindungan kode terus berkembang. Microchip berkomitmen untuk terus meningkatkan fitur perlindungan kode pada produk kami.
Pemberitahuan Hukum
- Publikasi ini dan informasi di dalamnya hanya dapat digunakan dengan produk Microchip, termasuk untuk merancang, menguji, dan mengintegrasikan produk Microchip dengan aplikasi Anda. Penggunaan informasi ini dengan cara lain melanggar ketentuan ini. Informasi mengenai aplikasi perangkat disediakan hanya untuk kenyamanan Anda dan dapat digantikan
oleh pembaruan. Anda bertanggung jawab untuk memastikan bahwa aplikasi Anda memenuhi spesifikasi Anda. Hubungi kantor penjualan Microchip setempat Anda untuk mendapatkan dukungan tambahan atau, dapatkan dukungan tambahan di www.microchip.com/en-us/support/design-help/client-support-services. - INFORMASI INI DISEDIAKAN OLEH MICROCHIP "SEBAGAIMANA ADANYA". MICROCHIP TIDAK MEMBUAT PERNYATAAN ATAU JAMINAN APA PUN BAIK TERSURAT MAUPUN TERSIRAT, TERTULIS ATAU LISAN, HUKUM
ATAU LAINNYA, TERKAIT DENGAN INFORMASI TERMASUK NAMUN TIDAK TERBATAS PADA JAMINAN TERSIRAT ATAS NON-PELANGGARAN, DAPAT DIPERDAGANGKAN, DAN KESESUAIAN UNTUK TUJUAN TERTENTU, ATAU JAMINAN TERKAIT DENGAN KONDISI, KUALITAS, ATAU KINERJANYA. - DALAM KEADAAN APA PUN MICROCHIP TIDAK AKAN BERTANGGUNG JAWAB ATAS KERUGIAN, KERUSAKAN, BIAYA, ATAU PENGELUARAN TIDAK LANGSUNG, KHUSUS, HUKUMAN, INSIDENTAL, ATAU KONSEKUENSIAL DALAM BENTUK APA PUN YANG TERKAIT DENGAN INFORMASI ATAU PENGGUNAANNYA, BAGAIMANA PUN PENYEBABNYA, BAHKAN JIKA MICROCHIP TELAH DIBERITAHUKAN TENTANG KEMUNGKINAN TERSEBUT ATAU KERUSAKAN TERSEBUT DAPAT DIPREDIKSI. SEJAUH YANG DIIZINKAN OLEH HUKUM, TOTAL TANGGUNG JAWAB MICROCHIP ATAS SEMUA KLAIM DALAM CARA APA PUN YANG TERKAIT DENGAN INFORMASI ATAU PENGGUNAANNYA TIDAK AKAN MELEBIHI JUMLAH BIAYA, JIKA ADA, YANG TELAH ANDA BAYARKAN SECARA LANGSUNG KEPADA MICROCHIP UNTUK INFORMASI TERSEBUT.
Penggunaan perangkat Microchip dalam aplikasi pendukung kehidupan dan/atau keselamatan sepenuhnya menjadi risiko pembeli, dan pembeli setuju untuk membela, mengganti rugi, dan membebaskan Microchip dari segala kerusakan, klaim, tuntutan, atau biaya yang timbul akibat penggunaan tersebut. Tidak ada lisensi yang diberikan, secara tersirat atau sebaliknya, berdasarkan hak kekayaan intelektual Microchip kecuali dinyatakan sebaliknya.
Merek Dagang
- Nama dan logo Microchip, logo Microchip, Adaptec, AnyRate, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, Logo SST, SuperFlash , Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, dan XMEGA adalah merek dagang terdaftar dari Microchip Technology Incorporated di AS dan negara lain.
- AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, WinPath, dan ZL adalah merek dagang terdaftar dari Microchip Technology Incorporated di AS
- Penekanan Kunci Berdekatan, AKS, Analog-untuk-Jaman Digital, Kapasitor Apa Saja, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Pencocokan Rata-Rata Dinamis, DAM , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, Pemrograman Serial Dalam Sirkuit, ICSP, INICnet, Paralel Cerdas, Konektivitas Antar-Chip, JitterBlocker, Knob-on-Display, maxCrypto, maksView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Pembuatan Kode Mahatahu, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE , Pemblokir Ripple, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, Sinkronisasi, Daya Tahan Total, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, dan ZENA adalah merek dagang dari Microchip Technology Incorporated di
Amerika dan negara-negara lain. - SQTP adalah merek layanan dari Microchip Technology Incorporated di AS. Logo Adaptec, Frekuensi Sesuai Permintaan, Teknologi Penyimpanan Silikon, Symmcom, dan Waktu Tepercaya adalah merek dagang terdaftar dari Microchip Technology Inc. di negara lain.
- GestIC adalah merek dagang terdaftar dari Microchip Technology Germany II GmbH & Co. KG, anak perusahaan Microchip Technology Inc., di negara lain.
Semua merek dagang lain yang disebutkan di sini adalah milik perusahaan masing-masing.
© 2022, Microchip Technology Incorporated dan anak perusahaannya. Seluruh hak cipta.
Bahasa Indonesia: ISBN: 978-1-6683-0362-7
Sistem Manajemen Mutu
Untuk informasi mengenai Sistem Manajemen Mutu Microchip, silakan kunjungi www.microchip.com/kualitas.
Penjualan dan Layanan di Seluruh Dunia
| AMERIKA | ASIA/PASIFIK | ASIA/PASIFIK | EROPA |
| Kantor Perusahaan
2355 Barat Chandler Blvd. Chandler, AZ 85224-6199 Telp: Telepon: 480-792-7200 Dukungan Teknis: www.microchip.com/dukungan Web Alamat: www.microchip.com Kota Atlanta Duluth, Georgia Telp: Telepon: 678-957-9614 Austin, Texas Telp: Telepon: 512-257-3370 Kota Boston Westborough, MA Telp: Telepon: 774-760-0087 Bahasa Indonesia: Chicago Itasca, IL Telp: Telepon: 630-285-0071 Kota Dallas Addison, TX Telp: Telepon: 972-818-7423 Kota Detroit Baru, Michigan Telp: Telepon: 248-848-4000 Houston, Texas Telp: Telepon: 281-894-5983 Kota Indianapolis Noblesville, DI Telp: Telepon: 317-773-8323 Telp: Telepon: 317-536-2380 Kota Los Angeles Misi Viejo, CA Telp: Telepon: 949-462-9523 Telp: Telepon: 951-273-7800 Raleigh, Carolina Utara Telp: Telepon: 919-844-7510 New York, Amerika Serikat Telp: Telepon: 631-435-6000 San Jose, California Telp: Telepon: 408-735-9110 Telp: Telepon: 408-436-4270 Kanada – Toronto Telp: Telepon: 905-695-1980 |
Australia-Sydney
Telp: 61-2-9868-6733 Cina – Beijing Telp: 86-10-8569-7000 Cina – Chengdu Telp: 86-28-8665-5511 Tiongkok – Chongqing Telp: 86-23-8980-9588 Cina – Dongguan Telp: 86-769-8702-9880 Cina – Guangzhou Telp: 86-20-8755-8029 Cina – Hangzhou Telp: 86-571-8792-8115 Cina – Hong Kong SAR Telp: 852-2943-5100 Cina – Nanjing Telp: 86-25-8473-2460 Cina – Qingdao Telp: 86-532-8502-7355 Cina – Shanghai Telp: 86-21-3326-8000 Cina – Shenyang Telp: 86-24-2334-2829 Cina – Shenzhen Telp: 86-755-8864-2200 Cina – Suzhou Telp: 86-186-6233-1526 Cina – Wuhan Telp: 86-27-5980-5300 Cina – Xian Telp: 86-29-8833-7252 Cina – Xiamen Telp: 86-592-2388138 Cina – Zhuhai Telp: 86-756-3210040 |
India – Bangalore
Telp: 91-80-3090-4444 India-New Delhi Telp: 91-11-4160-8631 India – Pune Telp: 91-20-4121-0141 Jepang – Osaka Telp: 81-6-6152-7160 Jepang – Tokyo Telp: 81-3-6880- 3770 Korea – Daegu Telp: 82-53-744-4301 Korea – Seoul Telp: 82-2-554-7200 Malaysia - Kuala Lumpur Telp: 60-3-7651-7906 Malaysia – Pulau Pinang Telp: 60-4-227-8870 Filipina – Manila Telp: 63-2-634-9065 Singapura Telp: 65-6334-8870 Taiwan – Hsin Chu Telp: 886-3-577-8366 Taiwan – Kaohsiung Telp: 886-7-213-7830 Taiwan-Taipei Telp: 886-2-2508-8600 Thailand-Bangkok Telp: 66-2-694-1351 Vietnam-Ho Chi Minh Telp: 84-28-5448-2100 |
Austria – Wales
Telp: 43-7242-2244-39 Telp.: 43-7242-2244-393 Denmark – Kopenhagen Telp: 45-4485-5910 Telp.: 45-4485-2829 Finlandia – Espoo Telp: 358-9-4520-820 Prancis – Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Jerman – Garching Telp: 49-8931-9700 Jerman – Haan Telp: 49-2129-3766400 Jerman – Heilbronn Telp: 49-7131-72400 Jerman – Karlsruhe Telp: 49-721-625370 Jerman – Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Jerman – Rosenheim Telp: 49-8031-354-560 Israel – Ra'anana Telp: 972-9-744-7705 Italia – Milan Telp: 39-0331-742611 Telp.: 39-0331-466781 Italia – Padova Telp: 39-049-7625286 Belanda – Drunen Telp: 31-416-690399 Telp.: 31-416-690340 Norwegia – Trondheim Telp: 47-72884388 Polandia – Warsawa Telp: 48-22-3325737 Rumania – Bukares Tel: 40-21-407-87-50 Spanyol – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Swedia – Gothenberg Tel: 46-31-704-60-40 Swedia – Stockholm Telp: 46-8-5090-4654 Inggris – Wokingham Telp: 44-118-921-5800 Telp.: 44-118-921-5820 |
© 2022 Microchip Technology Inc. dan anak perusahaannya
Dokumen / Sumber Daya
 |
Panduan Desain dan Tata Letak Papan MICROCHIP RTG4 Addendum RTG4 FPGA [Bahasa Indonesia:] Panduan Pengguna Adendum RTG4 Pedoman Desain dan Tata Letak Papan FPGA RTG4, RTG4, Addendum Pedoman Desain dan Tata Letak Papan RTG4 FPGA, Pedoman Desain dan Tata Letak |
