MICROCHIP RTG4 Aldono RTG4 FPGAs Board Design and Layout Guidelines

Enkonduko

Ĉi tiu aldono al AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note, provizas suplementajn informojn, por emfazi, ke la DDR3-longaj kongruaj gvidlinioj publikigitaj en revizio 9 aŭ poste havas prioritaton super la tabulo-aranĝo uzata por la evoluilo RTG4™. Komence, la evolukompleto RTG4 estis nur havebla kun Engineering Silicon (ES). Post la komenca liberigo, la ilaro poste estis loĝita kun norma (STD) rapidecgrado kaj —1 rapidecgrada RTG4-produktadaparatoj. Partaj nombroj, RTG4-DEV-KIT kaj RTG4-DEV-KIT-1 venas kun STD-rapideca grado kaj -1-rapida grado-aparatoj respektive.
Krome, ĉi tiu aldono inkluzivas detalojn pri la konduto de I/O de la aparato por diversaj sekvencoj de ŝaltado kaj malŝalto, same kiel aserton DEVRST_N dum normala operacio.

Analizo de RTG4-DEV-KIT DDR3-Estraro Aranĝo

• RTG4-disvolva kompleto efektivigas 32-bitajn datumojn kaj 4-bitajn ECC DDR3-interfacon por ĉiu el la du enkonstruitaj RTG4 FDDR-regiloj kaj PHY-blokoj (FDDR Orienta kaj Okcidenta). La interfaco estas fizike organizita kiel kvin datenbajtaj lenoj.
• La ilaro sekvas la muŝon per vojigskemo kiel priskribite en la sekcio de DDR3 Layout Guidelines de AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note. Tamen, ĉar ĉi tiu evolukompleto estis desegnita antaŭ publikigado de la aplikaĵa noto, ĝi ne konformas al la ĝisdatigitaj longokongruaj gvidlinioj priskribitaj en la aplikaĵa noto. En la DDR3-specifo, ekzistas +/- 750 ps-limo sur la skew inter datumstrobo (DQS) kaj DDR3-horloĝo (CK) ĉe ĉiu DDR3-memora aparato dum skriba transakcio (DSS).
• Kiam la longecaj kongruaj gvidlinioj en AC439-revizio 9 aŭ pli postaj versioj de la aplikaĵa noto estas sekvataj, la RTG4-tabula aranĝo renkontos la tDQSS-limon por ambaŭ -1 kaj STD-rapidecaj aparatoj tra la tuta procezo, vol.tage, kaj temperaturo (PVT) operaciumo subtenata de RTG4-produktadaparatoj. Ĉi tio estas plenumita per faktoro en la plej malbona kazo de produktaĵo-ssigaĵo inter DQS kaj CK ĉe la RTG4-stiftoj. Specife, kiam vi uzas la
  konstruita-RTG4 FDDR-regilo plus PHY, la DQS kondukas CK je 370 ps maksimumo por -1-rapidec-grada aparato kaj DQS Leads CK je 447 ps maksimumo por STD-rapidec-grada aparato, en plej malbonaj kazoj.
• Surbaze de la analizo montrita en Tabelo 1-1, la RTG4-DEV-KIT-1 renkontas tDQSS-limojn ĉe ĉiu memoraparato, ĉe la plej malbonaj okazoj operaciumaj kondiĉoj por la RTG4 FDDR. Tamen, kiel montrite en Tabelo 1-2, la enpaĝigo RTG4-DEV-KIT, loĝita per STD-rapidec-gradaj RTG4-aparatoj, ne renkontas tDQSS por la kvara kaj kvina memoraparatoj en la preterfluga topologio, ĉe la plej malbonaj kazoj funkciigadkondiĉoj. por la RTG4 FDDR. Ĝenerale, la RTG4-DEV-KIT estas uzata ĉe tipaj kondiĉoj, kiel ĉambra temperaturo en laboratorio-medio. Tial ĉi tiu plej malbona kazo ne aplikeblas al la RTG4-DEV-KIT uzata en tipaj kondiĉoj. La analizo funkcias kiel eksampkial estas grave sekvi la DDR3-longajn kongruajn gvidliniojn listigitajn en AC439, por ke uzanta tabulo-dezajno renkontu tDQSS por flugapliko.
• Por pliprofundigi ĉi tiun ekzample, kaj pruvi kiel permane kompensi por RTG4-tabula aranĝo, kiu ne povas plenumi la AC439 DDR3-longajn kongruajn gvidliniojn, la RTG4-DEV-KIT kun STD-rapidecaj aparatoj ankoraŭ povas renkonti tDQSS ĉe ĉiu memoraparato, en plej malbonaj kondiĉoj, ĉar la enkonstruita RTG4 FDDR-regilo plus PHY havas la kapablon statike prokrasti la DQS-signalon per datumbajta leno. Ĉi tiu senmova movo povas esti uzata por redukti la dekliniĝon inter DQS kaj CK ĉe memoraparato kiu havas tDQSS > 750 ps. Vidu la sekcion de DRAM-Trejnado, en UG0573: RTG4 FPGA High Speed ​​DDR Interfaces User Guide por pliaj informoj pri uzado de la senmovaj prokrastkontroloj (en registro REG_PHY_WR_DQS_SLAVE_RATIO) por DQS dum skriba transakcio. Ĉi tiu prokrasta valoro povas esti uzata en Libero® SoC dum instantigado de FDDR-regilo kun aŭtomata inicialigo modifante la aŭtomaten generitan CoreABC FDDR-komencigan kodon. Simila procezo povas esti aplikita al uzantestrara aranĝo kiu ne renkontas tDQSS ĉe ĉiu memoraparato.

Tabelo 1-1. Taksado de RTG4-DEV-KIT-1 tDQSS Kalkulo Por -1 Partoj kaj FDDR1-Interfaco

Vojo Analizita	Horloĝo Longo (mils)	Prokrasto de Disvastigo de Horloĝo (ps)	Datumlongo (mils)	Disvastigo de datumoj n Prokrasto (ps)	Diferenco inter CLKDQS pro Vokado (mils)	tDQSS ĉe ĉiu memoro, post tabulo skew+FPGA DQSCLK deklivo (ps)
FPGA-1a Memoro	2578	412.48	2196	351.36	61.12	431.12
FPGA-2-a Memoro	3107	497.12	1936	309.76	187.36	557.36
FPGA-3-a Memoro	3634	581.44	2231	356.96	224.48	594.48
FPGA-4-a Memoro	4163	666.08	2084	333.44	332.64	702.64
FPGA-5-a Memoro	4749	759.84	2848	455.68	304.16	674.16

Notu: En plej malbonaj kazoj, RTG4 FDDR DDR3 DQS-CLK skew por -1 aparatoj estas 370 ps maksimumo kaj 242 ps minimumo.

Tabelo 1-2. Taksado de RTG4-DEV-KIT tDQSS-Kalkulo por STD-Partoj kaj FDDR1-Interfaco

Vojo Analizita	Horloĝo Longo (mils)	Horloĝo Propaganda Prokrasto (ps)	Datumlongo (mils)	Prokrasto de Disvastigo de Datumoj (ps)	Diferenco inter CLKDQS pro Vokado (mils)	tDQSS ĉe ĉiu memoro, post tabulo skew+FPGA DQSCLK deklivo (ps)
FPGA-1a Memoro	2578	412.48	2196	351.36	61.12	508.12
FPGA-2-a Memoro	3107	497.12	1936	309.76	187.36	634.36
FPGA-3-a Memoro	3634	581.44	2231	356.96	224.48	671.48
FPGA-4-a Memoro	4163	666.08	2084	333.44	332.64	779.64
FPGA-5-a Memoro	4749	759.84	2848	455.68	304.16	751.16

Notu:  En plej malbonaj kazoj, RTG4 FDDR DDR3 DQS-CLK skew por STD-aparatoj estas 447 ps maksimumo kaj 302 ps minimumo.
Notu: Tabulo-disvastigo-prokrasto takso de 160 ps/colo estis uzata en ĉi tiu analizo ekzample por referenco. La fakta prokrasto de disvastigo de tabulo por uzantestraro dependas de la specifa tabulo estanta analizita.

Potenca Sekvencado

Ĉi tiu aldono al AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note, provizas suplementajn informojn, por emfazi la gravecon sekvi la Estraran Dezajnliniojn. Certigu, ke gvidlinioj estas sekvataj rilate al Power-Up kaj Power-Down.

Potenco
La sekva tabelo listigas la rekomenditajn ŝaltajn uzkazojn kaj iliajn respondajn ŝaltajn gvidliniojn.

Tabelo 2-1. Gvidlinioj pri potenco

Uzkazo	Sekvenca Postulo	Konduto	Notoj
DEVRST_N Asertite dum ŝaltado, ĝis ĉiuj RTG4-elektraj provizoj atingis rekomenditajn funkciajn kondiĉojn	Neniu specifa ramp-up ordon bezonata. Provizo ramp-supren devas leviĝi monotone.	Post kiam VDD kaj VPP atingas aktivigajn sojlojn (VDD ~= 0.55V, VPP ~= 2.2V) kaj DEVRST_N estas liberigita, la POR Prokrasta Nombrilo funkcios por ~40ms tipa (50ms maksimume), tiam aparato-ŝalto al funkciado aliĝas al Figuroj 11 kaj 12 (DEVRST_N PUFT) de Gvidilo de Uzanto de Sistemregilo (UG0576). Alivorte ĉi tiu sekvenco prenas 40 ms + 1.72036 ms (tipaj) de la punkto DEVRST_N estis liberigita. Notu, ke posta uzo de DEVRST_N ne atendas la POR nombrilo por plenumi potencon al funkciaj taskoj kaj tiel ĉi tiu sekvenco prenas nur 1.72036 ms (tipa).	Laŭ dezajno, eliroj estos malŝaltitaj (t.e. flosilo) dum ŝaltado. Unufoje la POR nombrilo finiĝis, DEVRST_N estas liberigita kaj ĉiuj VDDI I/O-provizoj atingis sian ~0.6V sojlo, tiam la I/Oj estos tristataj kun malforta tiri supren aktivigita, ĝis la produktaĵoj transiras al uzantkontrolo, laŭ Figuroj 11 kaj 12 de UG0576. Kritikaj produktaĵoj, kiuj devas resti malaltaj dum ekfunkciigo, postulas eksteran 1K-ohman tirreziston.
DEVRST_N tirita-supren al VPP kaj ĉiuj provizoj ramp supren proksimume samtempe	VDDPLL ne devas esti la lasta elektroprovizo al ramp supren, kaj devas atingi la minimuman rekomenditan operacian volontage antaŭ la lasta provizo (VDD aŭ VDDI) komencas ramppor malhelpi PLL-ŝlosilproduktaĵon fuŝaĵoj. Vidu la Uzantan Gvidilon pri Horloĝrimedoj de RTG4 (UG0586) por klarigo pri kiel uzi la CCC/PLL READY_VDDPLL enigo por forigi la sinsekvajn postulojn por la elektroprovizo VDDPLL. Aŭ ligu SERDES_x_Lyz_VDDAIO al la sama provizo kiel VDD, aŭ certigu, ke ili elektu samtempe.	Post kiam VDD kaj VPP atingas aktivigajn sojlojn (VDD ~= 0.55V, VPP ~= 2.2V) la 50 ms POR prokrasta nombrilo funkcios. Aparato-potencigo al funkcia tempo aliĝas Figuroj 9 kaj 10 (VDD PUFT) de System Controller User's Guide (UG0576). Alivorte, totala tempo estas 57.95636 ms.	Laŭ dezajno, eliroj estos malŝaltitaj (t.e. flosilo) dum ŝaltado. Unufoje la POR nombrilo finiĝis, DEVRST_N estas liberigita kaj ĉiuj VDDI IO-provizoj atingis sian ~0.6V sojlo, tiam la I/Oj estos tristataj kun malforta tiri supren aktivigita, ĝis la produktaĵoj transiras al uzantkontrolo, laŭ Figuroj 9 kaj 10 de UG0576. Kritikaj produktaĵoj, kiuj devas resti malaltaj dum ekfunkciigo, postulas eksteran 1K-ohman tirreziston.

Uzkazo	Sekvenca Postulo	Konduto	Notoj
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	Sekvenco listigita en Scenaro-Kolumno. DEVRST_N estas tirita supren al VPP.	Post kiam VDD kaj VPP atingas aktivigajn sojlojn (VDD ~= 0.55V, VPP ~= 2.2V) la 50ms POR prokrastkalkulilo funkcios. Aparato-ŝaltado al funkcia tempo aliĝas al Figuroj 9 kaj 10 (VDD PUFT) de Gvidilo de Uzanto de Sistemregilo (UG0576). Kompletigo de la aparata ŝaltosekvenco kaj ŝaltado al funkcia tempigo estas bazitaj sur la lasta VDDI-provizo kiu estas funkciigita.	Laŭ dezajno, eliroj estos malŝaltitaj (t.e. flosilo) dum ŝaltado. Unufoje la POR nombrilo finiĝis, DEVRST_N estas liberigita kaj ĉiuj VDDI I/O-provizoj atingis sian ~0.6V sojlo, tiam la IO-oj estos tristataj kun malforta tiriĝo aktivigita, ĝis la produktaĵoj transiros al uzantkontrolo, laŭ Figuroj 9 kaj 10 de UG0576. Neniu malforta tira-supren aktivigo dum potenco ĝis ĉiuj VDDI-provizoj atingas ~0.6V. La ŝlosila avantaĝo de ĉi tiu sekvenco estas ke la lasta VDDI provizo kiu atingas ĉi tiu aktiviga sojlo ne havos la malfortan tirsupren aktivigita kaj anstataŭe transiros rekte de malfunkciigita reĝimo al uzanto difinita reĝimo. Ĉi tio povas helpi minimumigi la nombron da eksteraj 1K tir-malsuprenaj rezistiloj necesaj por dezajnoj, kiuj havas la plimulton de I/O-bankoj funkciigitaj de la lasta VDDI pliiĝanta. Por ĉiuj aliaj I/O-bankoj funkciigitaj per iu ajn VDDI-provizo krom la lasta VDDI-provizo altiĝanta, la kritikaj produktaĵoj kiuj devas resti malaltaj dum ŝaltado postulas eksteran 1K-ohman tirreziston.
Atendu almenaŭ 51ms ->
VDDI (Ĉiuj IO bankoj)
OR
VDD/ SERDES_VD DAIO ->
VPP/ VDDPLL/ 3.3V_VDDI ->
Atendu almenaŭ 51ms ->
VDDI (ne-3.3V_VD DI)

 Konsideroj dum DEVRST_N Aserto kaj Power-Down

Se AC439: Gvidlinioj pri Estraro pri Dezajno kaj Aranĝo por RTG4 FPGA Aplika Noto gvidlinioj ne estas sekvataj bonvolu review jenaj detaloj:

1. Por la donitaj malfunkciaj sekvencoj en Tabelo 2-2, la uzanto povas vidi I/O-problemojn aŭ enkurson kaj pasemajn aktualajn eventojn.
2. Kiel dirite en la Klienta Konsila Sciigo (CAN) 19002.5, devio de la sekvenco de malŝalto rekomendita en la datenfolio de RTG4 povas ekigi paseman fluon sur la 1.2V VDD-provizo. Se la 3.3V VPP-provizo estas rampmalsupren antaŭ la 1.2V VDD-provizo, pasema fluo sur VDD estos observita kiel VPP kaj DEVRST_N (funkciigita per VPP) atingas proksimume 1.0V. Ĉi tiu pasema fluo ne okazas se VPP estas malŝaltita laste, laŭ la rekomendo de datenfolio.
   1. La grandeco kaj tempodaŭro de la pasema fluo estas dependaj de la dezajno programita en la FPGA, specifa estrara malkunliga kapacitanco, kaj la pasema respondo de la 1.2V vol.tage reguligisto. En maloftaj kazoj, pasema fluo ĝis 25A (aŭ 30 Vatoj sur nominala 1.2V VDD-provizo) estis observita. Pro la distribuita naturo de ĉi tiu VDD-pasema fluo trans la tuta FPGA-ŝtofo (ne lokalizita al specifa areo), kaj ĝia mallonga tempodaŭro, ekzistas neniu fidindeczorgo se la malŝaltita pasema estas 25A aŭ malpli.
   2. Kiel plej bona dezajna praktiko, sekvu la rekomendon de datenfolio por eviti la paseman fluon.
3. I/O-problemoj povas esti proksimume 1.7V dum 1.2 ms.
   1. Alta problemo sur eliroj kondukantaj Malalte aŭ Tristate povas esti observita.
   2. Malalta problemo sur produktaĵoj kondukantaj Alte povas esti observita (la malalta problemo ne povas esti mildigita aldonante 1 KΩ tirmalsupren).
4. Malŝalti VDDIx unue permesas la monotonan transiron de Alta al Malalta, sed produktaĵo mallonge movas malalte, kio influus uzantestraron kiu provas ekstere tiri la produktaĵon alta kiam RTG4 VDDIx estas malŝaltita. RTG4 postulas ke I/O-Kusenoj ne estu ekstere movitaj super la VDDIx-bankprovizo voltagTial se ekstera rezistilo estas aldonita al alia potenca relo, ĝi devus malŝalti samtempe kun la VDDIx-provizo.
   Tabelo 2-2. I/O Glitch-Scenaroj kiam ne sekvas rekomenditan malŝaltan sekvencon en AC439

   Defaŭlta Eligo Ŝtato	VDD (1.2V)	VDDIx (<3.3V) VDDIx (3.3V)	VPP (3.3V)	DEVRST_N	Power Down Konduto
   					I/O Glitch	Nuna In- Rush
   I/O Driving Low aŭ Tristated	Ramp malsupren post VPP en ajna ordo		Ramp malsupren unue	Ligita al VPP	Jes1	Jes
   	Ramp malsupren en ajna ordo post DEVRST_N aserto			Asertita antaŭ iuj provizoj ramp malsupren	Jes1	Ne
   I/O Veturanta Alte	Ramp malsupren post VPP en ajna ordo		Ramp malsupren unue	Ligita al VPP	Jes	Jes
   	Ramp malsupren en ajna ordo antaŭ VPP		Ramp malsupren la lasta	Ligita al VPP	Ne2	Ne
   	Ramp malsupren en ajna ordo post DEVRST_N aserto			Asertita antaŭ iuj provizoj ramp malsupren	Jes	Ne

   1. Ekstera 1 KΩ tirrezisto estas rekomendita por mildigi la altan problemon sur kritika I/Os, kiuj devas resti Malalta dum malŝalto.
   2. Malalta problemo estas nur observita por I/O kiu estas ekstere tirita supren al elektroprovizo kiu restas funkciigita kiel VPP ramps malsupren. Tamen, ĉi tio estas malobservo de aparataj rekomenditaj funkciaj kondiĉoj ĉar la PAD ne devas esti alta post la responda VDDIx r.amps malsupren.
5. Se DEVRST_N estas asertita, la uzanto povas vidi malaltan problemon sur iu ajn eligo I/O kiu veturas alte kaj ankaŭ ekstere tirita supren per rezistilo al VDDI. Por ekzample, kun 1KΩ tirrezisto, malalta problemo atinganta minimuman voltage de 0.4V kun daŭro de 200 ns povas okazi antaŭ ol la eligo estanta traktita.

Notu: DEVRST_N ne devas esti tirita super la VPP-voltage. Por eviti ĉi-supran, estas tre rekomendite sekvi la sekvencojn de ŝaltado kaj malŝalto priskribitaj en AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note.

Historio de Revizio

La reviziohistorio priskribas la ŝanĝojn kiuj estis efektivigitaj en la dokumento. La ŝanĝoj estas listigitaj laŭ revizio, komencante de la nuna publikigo.

Tabelo 3-1. Historio de Revizio

Revizio	Dato	Priskribo
A	04/2022	• Dum DEVRST_N-aserto, ĉiuj RTG4 I/O-oj estos tristataj. Eligoj kiuj estas movitaj alte de la FPGA-ŝtofo kaj ekstere tiritaj alte sur la tabulon povus sperti malaltan problemon antaŭ eniri la triŝtata kondiĉo. Estrardezajno kun tia produktaĵscenaro devas esti analizita por kompreni la efikon de interligoj al FPGA-produktaĵoj kiuj eble misfunkcios kiam DEVRST_N estas asertita. Por pliaj informoj, vidu Paŝo 5 en sekcio 2.2. Konsideroj dum DEVRST_N Aserto kaj Power-Down. • Renomita Potenco-Malsupren al sekcio 2.2. Konsideroj dum DEVRST_N Aserto kaj Power-Down. • Konvertita al Microchip ŝablono.
2	02/2022	• Aldonita la Power-Up sekcio. • Aldonita la sekcio Potenca Sekvencado.
1	07/2019	La unua publikigo de ĉi tiu dokumento.

Mikroĉipa FPGA Subteno

La grupo de produktoj de Microchip FPGA subtenas siajn produktojn per diversaj helpservoj, inkluzive de Klienta Servo, Klienta Teknika Subtena Centro, webretejo, kaj tutmonde vendaj oficejoj. Klientoj estas sugestitaj viziti interretajn rimedojn de Microchip antaŭ kontakti subtenon ĉar estas tre verŝajne, ke iliaj demandoj jam estis responditaj.
Kontaktu Teknikan Subtenan Centron per la webretejo ĉe www.microchip.com/support. Menciu la numeron de FPGA-Aparato, elektu taŭgan kazan kategorion kaj alŝutu dezajnon files dum kreado de teknika subteno kazo.
Kontaktu Klientservon por ne-teknika produkta subteno, kiel produktaj prezoj, produktaj ĝisdatigoj, ĝisdatigaj informoj, mendostatuso kaj rajtigo.

• El Nordameriko, voku 800.262.1060
• la resto de la mondo, voku 650.318.4460
• Faksi, de ie ajn en la mondo, 650.318.8044

La Mikroĉipo Webretejo

Microchip provizas interretan subtenon per nia webretejo ĉe www.microchip.com/. Ĉi tio webretejo estas uzata por fari files kaj informoj facile haveblaj al klientoj. Iuj el la disponeblaj enhavoj inkluzivas:

• Produkta Subteno – Datumfolioj kaj eraroj, aplikaj notoj kaj sample-programoj, dezajnaj rimedoj, gvidiloj de uzanto kaj aparataj subtenaj dokumentoj, plej novaj softvaraj eldonoj kaj arkivita programaro
• Ĝenerala Teknika Subteno - Oftaj Demandoj (FAQs), teknika subteno-petoj, interretaj diskutgrupoj, listo de membroj de la programpartnera dezajno de Microchip
• Komerco de Microchip - Elektilo de produktoj kaj mendaj gvidiloj, plej novaj gazetaraj komunikoj de Microchip, listo de seminarioj kaj eventoj, listoj de vendaj oficejoj de Microchip, distribuistoj kaj fabrikreprezentantoj

Servo pri Sciigo pri Ŝanĝo de Produkto

La servo de sciigo pri ŝanĝo de produktoj de Microchip helpas konservi klientojn aktualaj pri produktoj de Microchip. Abonantoj ricevos retpoŝtan sciigon kiam ajn estas ŝanĝoj, ĝisdatigoj, revizioj aŭ eraroj rilataj al specifita produkta familio aŭ disvolva ilo de intereso.
Por registriĝi, iru al www.microchip.com/pcn kaj sekvu la instrukciojn pri registriĝo.

Klienta Subteno

Uzantoj de Microchip-produktoj povas ricevi helpon per pluraj kanaloj:

• Distribuisto aŭ Reprezentanto
• Loka Venda Oficejo
• Inĝeniero pri Integraj Solvoj (ESE)
• Teknika Subteno

Klientoj devas kontakti sian distribuiston, reprezentanton aŭ ESE por subteno. Lokaj vendaj oficejoj ankaŭ disponeblas por helpi klientojn. Listo de vendaj oficejoj kaj lokoj estas inkluzivita en ĉi tiu dokumento.
Teknika subteno disponeblas per la webretejo ĉe: www.microchip.com/support

Mikroĉip-Aparatoj Koda Protekto Trajto

Notu la sekvajn detalojn pri la koda protekto-trajto sur Microchip-produktoj:

• Microchip-produktoj plenumas la specifojn enhavitajn en sia aparta Microchip-Datumfolio.
• Microchip kredas, ke ĝia familio de produktoj estas sekura kiam uzata laŭ la celita maniero, ene de operaciaj specifoj, kaj sub normalaj kondiĉoj.
• Microchip taksas kaj agreseme protektas siajn rajtojn pri intelekta proprieto. Provoj malobservi la kodprotektajn funkciojn de Microchip-produkto estas strikte malpermesitaj kaj povas malobservi la Ciferecan Jarmilan Kopirajto-Leĝon.
• Nek Microchip nek iu alia fabrikanto de duonkonduktaĵoj povas garantii la sekurecon de ĝia kodo. Koda protekto ne signifas, ke ni garantias, ke la produkto estas "nerompebla". Koda protekto konstante evoluas. Microchip kompromitas kontinue plibonigi la kodprotektajn funkciojn de niaj produktoj.

Leĝa Avizo

• Ĉi tiu publikigo kaj la ĉi tieaj informoj povas esti uzataj nur kun Microchip-produktoj, inkluzive por desegni, testi kaj integri Microchip-produktojn kun via aplikaĵo. Uzo de ĉi tiu informo alimaniere malobservas ĉi tiujn kondiĉojn. Informoj pri aparatoj estas provizitaj nur por via oportuno kaj povas esti anstataŭitaj
  per ĝisdatigoj. Estas via respondeco certigi, ke via aplikaĵo konformas al viaj specifoj. Kontaktu vian lokan vendan oficejon de Microchip por plia subteno aŭ akiru plian subtenon ĉe www.microchip.com/en-us/support/design-help/client-support-services.
• ĈI ĈI INFORMO ESTAS PROVIZITA PER MIKROĈIPO "KIAL ESTAS". MIKROĈIPO NE FRAS NIAJN REPREZENTAĴON AŬ GARANTIOJN ĈU ĈU ESPRISPITA AŬ IMPLITA, Skribita AŬ PAROLA, LEĜA
  AŬ ALIE, RELITA AL LA INFORMOJ INKLUDE SED NE LIMIGITA AL IUJ IMPLITAJ GARANTIOJ PRI NE-MALPROFESO, KOMERKABLECO, KAJ TAŬGECO POR APARTA CELO, AŬ GARANTIOJ RILAJATAJ AL ĜIA KONDIĈO, KVALITO AŬ RENDECO.
• NENIEK MICROCHIP RESPONDOS PRI IUJ NEKREKTA, SPECIALA, PUNITIVA, EKZENDA AŬ KONSEKVA PERDO, damaĝo, KOSTO AŬ ELSPESTO IAL IUJ RELATA AL LA INFORMO AŬ ĜIA UZADO, KIEL KAJAN KAŬZITA, Eĉ ĈAŬ KIEL ĈAŬ KAŬ ĈAŬ KIEL eLIBRO EBLECO AŬ LA damaĝoj estas antaŭvideblaj. ĜIS LA PLEJ MENDO PERMESITA DE LA LEĜO, LA TUTA RESPONVO DE MICROCHIP PRI ĈIUJ AJUNMANIEROJ RELATAJ AL LA INFORMOJ AŬ ĜIA UZADO NE SUPEROS LA KUMMON DE KOTIZOJ, SE IUJ, KE VI PAGOS REKTE AL MICROCHIP POR LA INFORMO.
  Uzo de Microchip-aparatoj en vivsubteno kaj/aŭ sekurecaj aplikoj estas tute sub la risko de la aĉetanto, kaj la aĉetanto konsentas defendi, kompensi kaj teni sendanĝeran Microchip de iuj kaj ĉiuj damaĝoj, asertoj, kostumoj aŭ elspezoj rezultantaj de tia uzo. Neniuj licencoj estas transdonitaj, implicite aŭ alie, sub ajnaj rajtoj pri intelekta proprieto de Microchip krom se alie dirite.

Varmarkoj

• La nomo kaj emblemo de Microchip, la emblemo de Microchip, Adaptec, AnyRate, AVR, AVR-emblemo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheckS, LinkMDs, maXlu, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi-emblemo, MOST, MOST-emblemo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32-emblemo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash , Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, kaj XMEGA estas registritaj varmarkoj de Microchip Technology Incorporated en Usono kaj aliaj landoj.
• AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus-emblemo, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, WinPath kaj ZL estas registritaj varmarkoj de Microchip Technology Incorporated en Usono
• Apuda Ŝlosilo-Supremado, AKS, Analog-por-la-Cifereca Aĝo, Ajna Kondensilo, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic D-Averaĝo. , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, En-Circuit Seria Programado, ICSP, INICnet, Inteligenta Paraleligo, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified-emblemo, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REALICE , Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect kaj ZENA estas varmarkoj de Microchip Technology Incorporated en la
  Usono kaj aliaj landoj.
• SQTP estas servomarko de Microchip Technology Incorporated en Usono La Adaptec-emblemo, Frequency on Demand, Silicon Storage Technology, Symmcom kaj Trusted Time estas registritaj varmarkoj de Microchip Technology Inc. en aliaj landoj.
• GestIC estas registrita varmarko de Microchip Technology Germany II GmbH & Co. KG, filio de Microchip Technology Inc., en aliaj landoj.
  Ĉiuj aliaj varmarkoj menciitaj ĉi tie estas posedaĵo de siaj respektivaj kompanioj.
  © 2022, Microchip Technology Incorporated kaj ĝiaj filioj. Ĉiuj rajtoj rezervitaj.
  ISBN: 978-1-6683-0362-7

Kvalita Administra Sistemo

Por informoj pri Kvalitaj Administraj Sistemoj de Microchip, bonvolu viziti www.microchip.com/quality.

Tutmonde Vendo kaj Servo

AMERIKOJ	AZIO/PACIFIKO	AZIO/PACIFIKO	EŬROPO
Korporacia Oficejo 2355 Okcidenta Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Faksi: 480-792-7277 Teknika Subteno: www.microchip.com/support Web Adreso: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Faksi: 678-957-1455 Aŭstino, TX Tel: 512-257-3370 Bostono Westborough, MA Tel: 774-760-0087 Faksi: 774-760-0088 Ĉikago Itasca, IL Tel: 630-285-0071 Faksi: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Faksi: 972-818-2924 Detrojto Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Faksi: 317-773-5453 Tel: 317-536-2380 Los-Anĝeleso Mission Viejo, CA Tel: 949-462-9523 Faksi: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 Novjorko, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanado - Toronto Tel: 905-695-1980 Faksi: 905-695-2078	Aŭstralio - Sidnejo Tel: 61-2-9868-6733 Ĉinio - Pekino Tel: 86-10-8569-7000 Ĉinio - Ĉengduo Tel: 86-28-8665-5511 Ĉinio – Chongqing Tel: 86-23-8980-9588 Ĉinio – Dongguan Tel: 86-769-8702-9880 Ĉinio - Kantono Tel: 86-20-8755-8029 Ĉinio – Hangzhou Tel: 86-571-8792-8115 Ĉinio - Honkonga SAR Tel: 852-2943-5100 Ĉinio - Nankino Tel: 86-25-8473-2460 Ĉinio - Qingdao Tel: 86-532-8502-7355 Ĉinio - Ŝanhajo Tel: 86-21-3326-8000 Ĉinio - Shenyang Tel: 86-24-2334-2829 Ĉinio - Ŝenĵeno Tel: 86-755-8864-2200 Ĉinio - Suzhou Tel: 86-186-6233-1526 Ĉinio - Vuhano Tel: 86-27-5980-5300 Ĉinio – Xian Tel: 86-29-8833-7252 Ĉinio – Xiamen Tel: 86-592-2388138 Ĉinio - Zhuhai Tel: 86-756-3210040	Barato - Bengaluro Tel: 91-80-3090-4444 Barato - Nov-Delhio Tel: 91-11-4160-8631 Barato - Puneo Tel: 91-20-4121-0141 Japanio – Osako Tel: 81-6-6152-7160 Japanio - Tokio Tel: 81-3-6880- 3770 Koreio - Daeguo Tel: 82-53-744-4301 Koreio - Seulo Tel: 82-2-554-7200 Malajzio - Kuala-Lumpuro Tel: 60-3-7651-7906 Malajzio - Penang Tel: 60-4-227-8870 Filipinoj - Manilo Tel: 63-2-634-9065 Singapuro Tel: 65-6334-8870 Tajvano - Hsin Chu Tel: 886-3-577-8366 Tajvano - Kaohsiung Tel: 886-7-213-7830 Tajvano - Tajpeo Tel: 886-2-2508-8600 Tajlando - Bangkok Tel: 66-2-694-1351 Vjetnamio - Ho Chi Minh Tel: 84-28-5448-2100	Aŭstrio – Wels Tel: 43-7242-2244-39 Faksi: 43-7242-2244-393 Danio - Kopenhago Tel: 45-4485-5910 Faksi: 45-4485-2829 Finnlando – Espoo Tel: 358-9-4520-820 Francio – Parizo Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Germanio – Garching Tel: 49-8931-9700 Germanio - Haan Tel: 49-2129-3766400 Germanio - Heilbronn Tel: 49-7131-72400 Germanio – Karlsruhe Tel: 49-721-625370 Germanio – Munkeno Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Germanio – Rosenheim Tel: 49-8031-354-560 Israelo - Ra'anana Tel: 972-9-744-7705 Italio - Milano Tel: 39-0331-742611 Faksi: 39-0331-466781 Italio – Padova Tel: 39-049-7625286 Nederlando - Drunen Tel: 31-416-690399 Faksi: 31-416-690340 Norvegio - Trondheim Tel: 47-72884388 Pollando – Varsovio Tel: 48-22-3325737 Rumanio – Bukareŝto Tel: 40-21-407-87-50 Hispanio - Madrido Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Svedio – Göteborg Tel: 46-31-704-60-40 Svedio – Stokholmo Tel: 46-8-5090-4654 UK – Wokingham Tel: 44-118-921-5800 Faksi: 44-118-921-5820

© 2022 Microchip Technology Inc. kaj ĝiaj filioj

Dokumentoj/Rimedoj

MICROCHIP RTG4 Aldono RTG4 FPGAs Board Design and Layout Guidelines [pdf] Uzantogvidilo RTG4 Aldono RTG4 FPGAs Estraro-Dezajno kaj Enpaĝigo-Gvidlinioj, RTG4, Aldono RTG4 FPGA-Estraro-Dezajno kaj Enpaĝigo-Gvidlinioj, Dezajno kaj Aranĝo-Gvidlinioj

Referencoj

• Uzanto Manlibro