Phụ lục MICROCHIP RTG4 Hướng dẫn thiết kế và bố trí bo mạch FPGA RTG4
Giới thiệu
Phụ lục này của AC439: Nguyên tắc bố trí và thiết kế bo mạch cho ứng dụng FPGA RTG4 Lưu ý, cung cấp thông tin bổ sung, để nhấn mạnh rằng các nguyên tắc phù hợp với độ dài DDR3 được xuất bản trong phiên bản 9 trở lên được ưu tiên hơn bố cục bo mạch được sử dụng cho bộ công cụ phát triển RTG4™. Ban đầu, bộ công cụ phát triển RTG4 chỉ khả dụng với Engineering Silicon (ES). Sau lần phát hành đầu tiên, bộ công cụ này sau đó đã được phổ biến với các thiết bị sản xuất RTG1 cấp tốc độ tiêu chuẩn (STD) và cấp tốc độ -4. Số bộ phận, RTG4-DEV-KIT và RTG4-DEV-KIT-1 đi kèm với các thiết bị cấp tốc độ STD và cấp tốc độ -1 tương ứng.
Hơn nữa, phụ lục này bao gồm các chi tiết về hành vi I/O của thiết bị đối với các trình tự bật nguồn và tắt nguồn khác nhau, cũng như xác nhận DEVRST_N trong quá trình hoạt động bình thường.
Phân tích bố cục bo mạch RTG4-DEV-KIT DDR3
- Bộ công cụ phát triển RTG4 triển khai dữ liệu 32-bit và giao diện ECC DDR4 3-bit cho mỗi trong số hai bộ điều khiển FDDR RTG4 tích hợp và khối PHY (FDDR East và West). Giao diện được tổ chức vật lý thành năm làn byte dữ liệu.
- Bộ này tuân theo sơ đồ định tuyến nhanh như được mô tả trong phần Nguyên tắc bố trí DDR3 của AC439: Nguyên tắc bố trí và thiết kế bo mạch cho ứng dụng FPGA RTG4 Lưu ý. Tuy nhiên, vì bộ công cụ phát triển này được thiết kế trước khi xuất bản ghi chú ứng dụng nên nó không tuân thủ các nguyên tắc khớp độ dài đã cập nhật được mô tả trong ghi chú ứng dụng. Trong thông số kỹ thuật của DDR3, có giới hạn +/- 750 ps đối với độ lệch giữa nhấp nháy dữ liệu (DQS) và xung nhịp DDR3 (CK) tại mỗi thiết bị bộ nhớ DDR3 trong một giao dịch ghi (DSS).
- Khi tuân thủ các nguyên tắc khớp độ dài trong phiên bản AC439 phiên bản 9 hoặc mới hơn của ghi chú ứng dụng, bố cục bảng RTG4 sẽ đáp ứng giới hạn tDQSS cho cả thiết bị cấp tốc độ -1 và STD trong toàn bộ quy trình, tậptage, và phạm vi hoạt động của nhiệt độ (PVT) được hỗ trợ bởi các thiết bị sản xuất RTG4. Điều này được thực hiện bằng cách tính đến độ lệch đầu ra trong trường hợp xấu nhất giữa DQS và CK tại các chân RTG4. Cụ thể, khi sử dụng
bộ điều khiển RTG4 FDDR tích hợp cộng với PHY, DQS dẫn CK tối đa 370 ps đối với thiết bị cấp tốc độ -1 và DQS dẫn CK tối đa 447 ps đối với thiết bị cấp tốc độ STD, trong điều kiện trường hợp xấu nhất. - Dựa trên phân tích được hiển thị trong Bảng 1-1, RTG4-DEV-KIT-1 đáp ứng các giới hạn tDQSS ở mỗi thiết bị bộ nhớ, ở điều kiện hoạt động trong trường hợp xấu nhất đối với RTG4 FDDR. Tuy nhiên, như được hiển thị trong Bảng 1-2, bố cục RTG4-DEV-KIT, được phổ biến với các thiết bị RTG4 cấp tốc độ STD, không đáp ứng tDQSS cho thiết bị bộ nhớ thứ tư và thứ năm trong cấu trúc liên kết bay, ở điều kiện hoạt động trong trường hợp xấu nhất cho RTG4 FDDR. Nói chung, RTG4-DEV-KIT được sử dụng ở các điều kiện điển hình, chẳng hạn như nhiệt độ phòng trong môi trường phòng thí nghiệm. Do đó, phân tích trường hợp xấu nhất này không áp dụng cho RTG4-DEV-KIT được sử dụng trong các điều kiện điển hình. Việc phân tích phục vụ như một exampgiải thích lý do tại sao điều quan trọng là phải tuân theo các nguyên tắc phù hợp với độ dài DDR3 được liệt kê trong AC439, để thiết kế bo mạch người dùng đáp ứng tDQSS cho ứng dụng máy bay.
- Để giải thích thêm về ex nàyampvà trình bày cách bù thủ công cho bố cục bo mạch RTG4 không thể đáp ứng các nguyên tắc khớp độ dài DDR439 AC3, RTG4-DEV-KIT với các thiết bị cấp tốc độ STD vẫn có thể đáp ứng tDQSS ở mỗi thiết bị bộ nhớ, trong điều kiện xấu nhất, bởi vì bộ điều khiển RTG4 FDDR tích hợp cộng với PHY có khả năng trì hoãn tĩnh tín hiệu DQS trên mỗi làn byte dữ liệu. Dịch chuyển tĩnh này có thể được sử dụng để giảm độ lệch giữa DQS và CK tại thiết bị bộ nhớ có tDQSS > 750 ps. Xem phần Đào tạo DRAM, trong UG0573: Hướng dẫn sử dụng Giao diện DDR tốc độ cao RTG4 FPGA để biết thêm thông tin về cách sử dụng các điều khiển độ trễ tĩnh (trong thanh ghi REG_PHY_WR_DQS_SLAVE_RATIO) cho DQS trong một giao dịch ghi. Giá trị độ trễ này có thể được sử dụng trong Libero® SoC khi khởi tạo bộ điều khiển FDDR với khởi tạo tự động bằng cách sửa đổi mã khởi tạo CoreABC FDDR được tạo tự động. Quy trình tương tự có thể được áp dụng cho bố cục bảng người dùng không đáp ứng tDQSS ở mỗi thiết bị bộ nhớ.
Bảng 1-1. Đánh giá RTG4-DEV-KIT-1 Tính toán tDQSS cho -1 Bộ phận và Giao diện FDDR1
| Đường dẫn được phân tích | Chiều dài đồng hồ (mil) | Độ trễ Tuyên truyền Đồng hồ (ps) | Độ dài dữ liệu (mil) | Truyền bá dữ liệu n
Độ trễ (ps) |
Sự khác biệt giữa CLKDQS
do định tuyến (mil) |
tDQSS ở mọi bộ nhớ, sau khi bo mạch nghiêng + FPGA DQSCLK
nghiêng (ps) |
| Bộ nhớ FPGA-1 | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 431.12 |
| Bộ nhớ thứ 2 của FPGA | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 557.36 |
| FPGA-Bộ nhớ thứ 3 | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 594.48 |
| Bộ nhớ FPGA-4 | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 702.64 |
| Bộ nhớ FPGA-5 | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 674.16 |
Ghi chú: Trong điều kiện xấu nhất, độ lệch RTG4 FDDR DDR3 DQS-CLK cho các thiết bị -1 là tối đa 370 ps và tối thiểu 242 ps.
Bảng 1-2. Đánh giá tính toán tDQSS RTG4-DEV-KIT cho các bộ phận STD và giao diện FDDR1
| Đường dẫn được phân tích | Chiều dài đồng hồ (mil) | Độ trễ Tuyên truyền Đồng hồ
(trích dẫn) |
Độ dài dữ liệu (mil) | Độ trễ truyền dữ liệu (ps) | Sự khác biệt giữa CLKDQS
do định tuyến (mil) |
tDQSS ở mọi bộ nhớ, sau khi bo mạch nghiêng + FPGA DQSCLK
nghiêng (ps) |
| Bộ nhớ FPGA-1 | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 508.12 |
| Bộ nhớ thứ 2 của FPGA | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 634.36 |
| FPGA-Bộ nhớ thứ 3 | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 671.48 |
| Bộ nhớ FPGA-4 | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 779.64 |
| Bộ nhớ FPGA-5 | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 751.16 |
Ghi chú: Trong trường hợp xấu nhất, độ lệch RTG4 FDDR DDR3 DQS-CLK cho các thiết bị STD là tối đa 447 ps và tối thiểu 302 ps.
Ghi chú: Ước tính độ trễ lan truyền của bảng là 160 ps/inch đã được sử dụng trong phân tích này, ví dụ:ampđể tham khảo. Độ trễ lan truyền bảng thực tế đối với bảng người dùng phụ thuộc vào bảng cụ thể được phân tích.
Lập trình tự quyền lực
Phụ lục này của AC439: Hướng dẫn bố trí và thiết kế bo mạch cho ứng dụng FPGA RTG4 Ghi chú, cung cấp thông tin bổ sung, để nhấn mạnh tầm quan trọng của việc tuân theo Nguyên tắc thiết kế bo mạch. Đảm bảo các nguyên tắc được tuân theo đối với Bật nguồn và Tắt nguồn.
Tăng sức mạnh
Bảng sau đây liệt kê các trường hợp sử dụng bật nguồn được đề xuất và hướng dẫn bật nguồn tương ứng.
Bảng 2-1. Nguyên tắc tăng sức mạnh
| Trường hợp sử dụng | Yêu cầu trình tự | Hành vi | Ghi chú |
| DEVRST_N
Được khẳng định trong khi bật nguồn, cho đến khi tất cả các bộ nguồn RTG4 đạt đến các điều kiện hoạt động được khuyến nghị |
Không có r cụ thểamp-lên đơn hàng theo yêu cầu. cung cấp ramp-up phải tăng đều đều. | Khi VDD và VPP đạt ngưỡng kích hoạt (VDD ~= 0.55V, VPP ~= 2.2V) và
DEVRST_N được giải phóng, Bộ đếm độ trễ POR sẽ chạy trong ~40 mili giây điển hình (tối đa 50 mili giây), sau đó bật nguồn thiết bị để hoạt động tuân theo Hình 11 và 12 (DEVRST_N PUFT) trong số Hướng dẫn sử dụng bộ điều khiển hệ thống (UG0576). Nói cách khác, trình tự này mất 40 mili giây + 1.72036 mili giây (điển hình) từ điểm DEVRST_N đã được giải phóng. Lưu ý rằng việc sử dụng DEVRST_N sau đó không đợi bộ đếm POR để thực hiện cấp nguồn cho các tác vụ chức năng và do đó trình tự này chỉ mất 1.72036 ms (điển hình). |
Theo thiết kế, đầu ra sẽ bị vô hiệu hóa (tức là thả nổi) trong khi bật nguồn. Khi bộ đếm POR
đã hoàn thành, DEVRST_N được giải phóng và tất cả nguồn cung cấp VDDI I/O đã đạt đến ~0.6V, sau đó các I/O sẽ được phân bổ với pull-up yếu được kích hoạt, cho đến khi đầu ra chuyển sang điều khiển của người dùng, theo Hình 11 và 12 của UG0576. Các đầu ra quan trọng phải duy trì ở mức thấp trong khi bật nguồn yêu cầu một điện trở kéo xuống 1K-ohm bên ngoài. |
| DEVRST_N
kéo lên VPP và tất cả vật tư ramp lên gần như cùng một lúc |
VDDPLL không phải là
cấp điện cuối cùng cho ramp lên và phải đạt được mức vận hành tối thiểu được khuyến nghịtage trước khi cung cấp cuối cùng (VDD hoặc VDDI) bắt đầu ramplên để ngăn đầu ra khóa PLL trục trặc. Xem Hướng dẫn sử dụng tài nguyên bấm giờ RTG4 (UG0586) để biết giải thích về cách sử dụng CCC/PLL READY_VDDPLL đầu vào để loại bỏ các yêu cầu trình tự đối với nguồn điện VDDPLL. Liên kết SERDES_x_Lyz_VDDAIO với cùng một nguồn cung cấp như VDD hoặc đảm bảo chúng bật nguồn đồng thời. |
Khi VDD và VPP đạt ngưỡng kích hoạt (VDD ~= 0.55V, VPP ~= 2.2V),
Bộ đếm độ trễ POR 50 ms sẽ chạy. Bật nguồn thiết bị theo thời gian chức năng tuân thủ Hình 9 và 10 (VDD PUFT) của Hướng dẫn sử dụng bộ điều khiển hệ thống (UG0576). Nói cách khác, tổng thời gian là 57.95636 ms. |
Theo thiết kế, đầu ra sẽ bị vô hiệu hóa (tức là thả nổi) trong khi bật nguồn. Khi bộ đếm POR
đã hoàn thành, DEVRST_N được giải phóng và tất cả các nguồn cung cấp VDDI IO đã đạt đến ~0.6V, sau đó các I/O sẽ được phân bổ với pull-up yếu được kích hoạt, cho đến khi đầu ra chuyển sang điều khiển của người dùng, theo Hình 9 và 10 của UG0576. Các đầu ra quan trọng phải duy trì ở mức thấp trong khi bật nguồn yêu cầu một điện trở kéo xuống 1K-ohm bên ngoài. |
| Trường hợp sử dụng | Yêu cầu trình tự | Hành vi | Ghi chú |
| VDD/ SERDES_VD DAIO -> VPP/VDDPLL
-> |
Trình tự được liệt kê trong Cột kịch bản.
DEVRST_N được kéo lên VPP. |
Khi VDD và VPP đạt đến ngưỡng kích hoạt (VDD ~= 0.55V, VPP ~= 2.2V) thì 50ms
Bộ đếm độ trễ POR sẽ chạy. Bật nguồn thiết bị theo thời gian chức năng tuân theo Hình 9 và 10 (VDD PUFT) của Hướng dẫn sử dụng bộ điều khiển hệ thống (UG0576). Việc hoàn thành trình tự bật nguồn thiết bị và bật nguồn theo thời gian chức năng dựa trên nguồn cung cấp VDDI cuối cùng được bật. |
Theo thiết kế, đầu ra sẽ bị vô hiệu hóa (tức là thả nổi) trong khi bật nguồn. Khi bộ đếm POR
đã hoàn thành, DEVRST_N được giải phóng và tất cả nguồn cung cấp VDDI I/O đã đạt đến ~0.6V, sau đó các IO sẽ được phân bổ với pull-up yếu được kích hoạt, cho đến khi đầu ra chuyển sang điều khiển của người dùng, theo Hình 9 và 10 của UG0576. Không kích hoạt kéo lên yếu trong khi bật nguồn cho đến khi tất cả các nguồn cung cấp VDDI đạt ~0.6V. lợi ích chính của trình tự này là nguồn cung cấp VDDI cuối cùng đạt đến ngưỡng kích hoạt này sẽ không kích hoạt pull-up yếu và thay vào đó sẽ chuyển trực tiếp từ chế độ bị vô hiệu hóa sang chế độ do người dùng xác định. Điều này có thể giúp giảm thiểu số lượng điện trở kéo xuống 1K bên ngoài cần thiết cho các thiết kế có phần lớn dãy I/O được cung cấp bởi VDDI cuối cùng để tăng. Đối với tất cả các dãy I/O khác được cung cấp bởi bất kỳ nguồn cung cấp VDDI nào ngoài nguồn cung cấp VDDI cuối cùng tăng lên, các đầu ra quan trọng phải duy trì ở mức thấp trong khi bật nguồn yêu cầu một điện trở kéo xuống 1K-ohm bên ngoài. |
| Đợi ít nhất 51ms -> | |||
| VDDI (Tất cả IO
ngân hàng) |
|||
| OR | |||
| VDD/ SERDES_VD DAIO -> | |||
| VPP/ VDDPLL/ 3.3V_VDDI -> | |||
| Đợi ít nhất 51ms -> | |||
| VDDI
(không phải 3.3V_VD DI) |
Cân nhắc trong quá trình xác nhận và tắt nguồn DEVRST_N
Nếu AC439: Nguyên tắc thiết kế và bố trí bo mạch cho ứng dụng RTG4 FPGA Lưu ý hướng dẫn không được tuân theo, vui lòng xem lạiview các chi tiết sau:
- Đối với các trình tự tắt nguồn đã cho trong Bảng 2-2, người dùng có thể thấy các sự cố I/O hoặc các sự kiện dòng điện khởi động và thoáng qua.
- Như đã nêu trong Thông báo Tư vấn Khách hàng (CAN) 19002.5, sai lệch so với trình tự tắt nguồn được khuyến nghị trong bảng dữ liệu RTG4 có thể kích hoạt dòng điện nhất thời trên nguồn cung cấp VDD 1.2V. Nếu nguồn cung cấp 3.3V VPP là rampgiảm xuống trước nguồn cung cấp 1.2V VDD, dòng điện tạm thời trên VDD sẽ được quan sát thấy khi VPP và DEVRST_N (được cung cấp bởi VPP) đạt xấp xỉ 1.0V. Dòng điện nhất thời này không xảy ra nếu VPP bị tắt nguồn lần cuối, theo khuyến nghị của biểu dữ liệu.
- Độ lớn và thời lượng của dòng điện nhất thời phụ thuộc vào thiết kế được lập trình trong FPGA, điện dung tách rời bo mạch cụ thể và đáp ứng nhất thời của điện áp 1.2V.tage điều chỉnh. Trong một số ít trường hợp, người ta đã quan sát thấy dòng điện thoáng qua lên tới 25A (hoặc 30 Watts trên nguồn cung cấp VDD 1.2V danh nghĩa). Do tính chất phân tán của dòng điện nhất thời VDD này trên toàn bộ cấu trúc FPGA (không được định vị ở một khu vực cụ thể) và thời lượng ngắn, không có mối lo ngại nào về độ tin cậy nếu dòng điện nhất thời do mất điện là 25A trở xuống.
- Là một phương pháp thiết kế tốt nhất, hãy làm theo khuyến nghị của bảng dữ liệu để tránh dòng điện thoáng qua.
- Các trục trặc I/O có thể xấp xỉ 1.7V trong 1.2 ms.
- Có thể quan sát thấy trục trặc cao ở đầu ra dẫn đến Thấp hoặc Tristate.
- Có thể quan sát thấy trục trặc ở mức thấp trên các đầu ra điều khiển Cao (không thể giảm thiểu trục trặc ở mức thấp bằng cách thêm một lần kéo xuống 1 KΩ).
- Việc tắt nguồn VDDIx trước tiên cho phép quá trình chuyển đổi đơn điệu từ Cao sang Thấp, nhưng đầu ra sẽ giảm xuống mức thấp trong thời gian ngắn, điều này sẽ ảnh hưởng đến bo mạch người dùng cố gắng kéo đầu ra lên mức cao từ bên ngoài khi RTG4 VDDIx bị tắt nguồn. RTG4 yêu cầu các miếng đệm I/O không được điều khiển từ bên ngoài vượt quá khối lượng cung cấp ngân hàng VDDIxtagDo đó, nếu một điện trở bên ngoài được thêm vào một thanh nguồn khác, nó sẽ tắt nguồn đồng thời với nguồn cung cấp VDDIx.
Bảng 2-2. Các kịch bản trục trặc I/O khi không tuân theo trình tự tắt nguồn được đề xuất trong AC439Trạng thái đầu ra mặc định VDD (1.2V) VDDIx (<3.3V) VDDIx (3.3V) VPP (3.3V) DEVRST_N Hành vi tắt nguồn Trục trặc I/O Đang vội I/O Lái Xe Thấp hoặc Tristated Ramp xuống sau VPP theo bất kỳ thứ tự nào Ramp xuống trước Bị ràng buộc với VPP Có1 Đúng Ramp xuống theo bất kỳ thứ tự nào sau xác nhận DEVRST_N Khẳng định trước bất cứ nguồn cung cấp ramp xuống Có1 KHÔNG I/O thúc đẩy cao Ramp xuống sau VPP theo bất kỳ thứ tự nào Ramp xuống trước Bị ràng buộc với VPP Đúng Đúng Ramp xuống theo bất kỳ thứ tự nào trước VPP Ramp xuống cuối cùng Bị ràng buộc với VPP Số 2 KHÔNG Ramp xuống theo bất kỳ thứ tự nào sau xác nhận DEVRST_N Khẳng định trước bất cứ nguồn cung cấp ramp xuống Đúng KHÔNG - Nên sử dụng điện trở kéo xuống 1 KΩ bên ngoài để giảm thiểu trục trặc cao trên các I/O quan trọng, vốn phải duy trì ở mức Thấp trong khi tắt nguồn.
- Trục trặc nhẹ chỉ xảy ra đối với một I/O được kéo từ bên ngoài vào nguồn điện vẫn được cấp nguồn dưới dạng VPP ramps xuống. Tuy nhiên, điều này vi phạm các điều kiện hoạt động được khuyến nghị của thiết bị vì PAD không được ở mức cao sau VDDIx r tương ứngamps xuống.
- Nếu DEVRST_N được xác nhận, người dùng có thể thấy trục trặc thấp trên bất kỳ I/O đầu ra nào đang ở mức cao và cũng được kéo lên bên ngoài thông qua một điện trở tới VDDI. Đối với người yêu cũample, với điện trở kéo lên 1KΩ, trục trặc thấp đạt âm lượng tối thiểutage là 0.4V với khoảng thời gian 200 ns có thể xảy ra trước khi đầu ra được xử lý.
Ghi chú: DEVRST_N không được kéo lên trên tập VPPtagđ. Để tránh những điều trên, bạn nên tuân theo trình tự bật nguồn và tắt nguồn được mô tả trong AC439: Nguyên tắc bố trí và thiết kế bo mạch cho ứng dụng FPGA RTG4 Lưu ý.
Lịch sử sửa đổi
Lịch sử sửa đổi mô tả những thay đổi đã được triển khai trong tài liệu. Các thay đổi được liệt kê theo bản sửa đổi, bắt đầu với ấn phẩm hiện tại.
Bảng 3-1. Lịch sử sửa đổi
| Ôn tập | Ngày | Sự miêu tả |
| A | 04/2022 | • Trong quá trình xác nhận DEVRST_N, tất cả I/O RTG4 sẽ được phân bổ. Các đầu ra được đẩy lên cao bởi kết cấu của FPGA và được kéo lên cao từ bên ngoài trên bo mạch có thể gặp trục trặc ở mức thấp trước khi vào điều kiện ba trạng thái. Thiết kế bo mạch với kịch bản đầu ra như vậy phải được phân tích để hiểu tác động của các kết nối liên kết với đầu ra FPGA có thể bị trục trặc khi DEVRST_N được xác nhận. Để biết thêm thông tin, hãy xem Bước 5 trong phần
2.2. Cân nhắc trong quá trình xác nhận và tắt nguồn DEVRST_N. • Đổi tên Tắt nguồn đến phần 2.2. Cân nhắc trong quá trình xác nhận và tắt nguồn DEVRST_N. • Đã chuyển đổi sang mẫu Microchip. |
| 2 | 02/2022 | • Đã thêm phần Tăng sức mạnh.
• Đã thêm phần Power Sequencing. |
| 1 | 07/2019 | Lần xuất bản đầu tiên của tài liệu này. |
Hỗ trợ FPGA vi mạch
Nhóm sản phẩm Microchip FPGA hỗ trợ các sản phẩm của mình bằng các dịch vụ hỗ trợ khác nhau, bao gồm Dịch vụ khách hàng, Trung tâm hỗ trợ kỹ thuật khách hàng, webtrang web và các văn phòng bán hàng trên toàn thế giới. Khách hàng nên truy cập các tài nguyên trực tuyến của Microchip trước khi liên hệ với bộ phận hỗ trợ vì rất có thể các thắc mắc của họ đã được giải đáp.
Liên hệ với Trung tâm hỗ trợ kỹ thuật thông qua webtrang web tại www.microchip.com/support. Đề cập đến Số phần của thiết bị FPGA, chọn danh mục trường hợp thích hợp và tải lên thiết kế files trong khi tạo một trường hợp hỗ trợ kỹ thuật.
Liên hệ với bộ phận Dịch vụ khách hàng để được hỗ trợ sản phẩm không liên quan đến kỹ thuật, chẳng hạn như định giá sản phẩm, nâng cấp sản phẩm, cập nhật thông tin, trạng thái đơn đặt hàng và ủy quyền.
- Từ Bắc Mỹ, gọi 800.262.1060
- phần còn lại của thế giới, gọi 650.318.4460
- Fax, từ bất cứ nơi nào trên thế giới, 650.318.8044
Vi mạch Webđịa điểm
Microchip cung cấp hỗ trợ trực tuyến thông qua webtrang web tại www.microchip.com/. Cái này webtrang web được sử dụng để làm files và thông tin dễ dàng có sẵn cho khách hàng. Một số nội dung có sẵn bao gồm:
- Hỗ trợ sản phẩm – Bảng dữ liệu và errata, ghi chú ứng dụng và sampchương trình, tài nguyên thiết kế, hướng dẫn sử dụng và tài liệu hỗ trợ phần cứng, bản phát hành phần mềm mới nhất và phần mềm lưu trữ
- Hỗ trợ kỹ thuật chung - Câu hỏi thường gặp (FAQ), yêu cầu hỗ trợ kỹ thuật, nhóm thảo luận trực tuyến, danh sách thành viên chương trình đối tác thiết kế vi mạch
- Kinh doanh của Microchip – Hướng dẫn lựa chọn và đặt hàng sản phẩm, thông cáo báo chí mới nhất của Microchip, danh sách các hội thảo và sự kiện, danh sách các văn phòng bán hàng, nhà phân phối và đại diện nhà máy của Microchip
Dịch vụ thông báo thay đổi sản phẩm
Dịch vụ thông báo thay đổi sản phẩm của Microchip giúp khách hàng cập nhật sản phẩm của Microchip. Người đăng ký sẽ nhận được thông báo qua email bất cứ khi nào có thay đổi, cập nhật, sửa đổi hoặc lỗi liên quan đến một họ sản phẩm cụ thể hoặc công cụ phát triển quan tâm.
Để đăng ký, hãy truy cập www.microchip.com/pcn và làm theo hướng dẫn đăng ký.
Hỗ trợ khách hàng
Người dùng sản phẩm Microchip có thể nhận được hỗ trợ thông qua một số kênh:
- Nhà phân phối hoặc đại diện
- Văn phòng bán hàng địa phương
- Kỹ sư giải pháp nhúng (ESE)
- Hỗ trợ kỹ thuật
Khách hàng nên liên hệ với nhà phân phối, đại diện hoặc ESE để được hỗ trợ. Các văn phòng bán hàng địa phương cũng sẵn sàng hỗ trợ khách hàng. Tài liệu này có liệt kê các văn phòng bán hàng và địa điểm.
Hỗ trợ kỹ thuật có sẵn thông qua webtrang web tại: www.microchip.com/support
Tính năng bảo vệ mã thiết bị vi mạch
Lưu ý các chi tiết sau đây về tính năng bảo vệ mã trên các sản phẩm của Microchip:
- Các sản phẩm Microchip đáp ứng các thông số kỹ thuật có trong Bảng dữ liệu Microchip cụ thể của sản phẩm đó.
- Microchip tin rằng dòng sản phẩm của mình an toàn khi sử dụng đúng mục đích, trong thông số kỹ thuật vận hành và trong điều kiện bình thường.
- Microchip coi trọng và tích cực bảo vệ quyền sở hữu trí tuệ của mình. Việc cố gắng vi phạm các tính năng bảo vệ mã của sản phẩm Microchip bị nghiêm cấm và có thể vi phạm Đạo luật Bản quyền Thiên niên kỷ Kỹ thuật số.
- Cả Microchip và bất kỳ nhà sản xuất chất bán dẫn nào khác đều không thể đảm bảo tính bảo mật của mã của mình. Bảo vệ mã không có nghĩa là chúng tôi đảm bảo sản phẩm là "không thể phá vỡ". Bảo vệ mã liên tục phát triển. Microchip cam kết liên tục cải thiện các tính năng bảo vệ mã của sản phẩm của chúng tôi.
Thông báo pháp lý
- Ấn phẩm này và thông tin ở đây chỉ có thể được sử dụng với các sản phẩm của Microchip, bao gồm thiết kế, thử nghiệm và tích hợp các sản phẩm của Microchip với ứng dụng của bạn. Việc sử dụng thông tin này theo bất kỳ cách nào khác đều vi phạm các điều khoản này. Thông tin liên quan đến các ứng dụng thiết bị chỉ được cung cấp để thuận tiện cho bạn và có thể được thay thế
bởi các bản cập nhật. Bạn có trách nhiệm đảm bảo rằng ứng dụng của bạn đáp ứng các thông số kỹ thuật của bạn. Liên hệ với văn phòng bán hàng Microchip tại địa phương của bạn để được hỗ trợ thêm hoặc nhận hỗ trợ thêm tại www.microchip.com/en-us/support/design-help/client-support-services. - THÔNG TIN NÀY ĐƯỢC CUNG CẤP BỞI MICROCHIP “NGUYÊN TRẠNG”. MICROCHIP KHÔNG TUYÊN BỐ HOẶC BẢO ĐẢM DƯỚI BẤT KỲ HÌNH THỨC NÀO DÙ RÕ RÀNG HAY NGỤ Ý, BẰNG VĂN BẢN HOẶC BẰNG LỜI, THEO PHÁP LUẬT
HOẶC CÁCH KHÁC, LIÊN QUAN ĐẾN THÔNG TIN BAO GỒM NHƯNG KHÔNG GIỚI HẠN BẤT KỲ BẢO ĐẢM NGỤ Ý NÀO VỀ VIỆC KHÔNG VI PHẠM, KHẢ NĂNG BÁN ĐƯỢC VÀ SỰ PHÙ HỢP CHO MỘT MỤC ĐÍCH CỤ THỂ HOẶC CÁC BẢO ĐẢM LIÊN QUAN ĐẾN TÌNH TRẠNG, CHẤT LƯỢNG HOẶC HIỆU SUẤT CỦA THÔNG TIN. - TRONG MỌI TRƯỜNG HỢP, MICROCHIP SẼ KHÔNG CHỊU TRÁCH NHIỆM ĐỐI VỚI BẤT KỲ MẤT MÁT, THIỆT HẠI, CHI PHÍ HOẶC PHÍ PHẠT GIÁN TIẾP, ĐẶC BIỆT, TRỪNG PHẠT, NGẪU NHIÊN HOẶC HẬU QUẢ NÀO LIÊN QUAN ĐẾN THÔNG TIN HOẶC VIỆC SỬ DỤNG THÔNG TIN, DÙ DO NGUYÊN NHÂN NÀO, NGAY CẢ KHI MICROCHIP ĐÃ ĐƯỢC THÔNG BÁO VỀ KHẢ NĂNG HOẶC THIỆT HẠI CÓ THỂ THẤY TRƯỚC. Ở MỨC ĐẦY ĐỦ NHẤT ĐƯỢC LUẬT PHÁP CHO PHÉP, TỔNG TRÁCH NHIỆM PHÁP LÝ CỦA MICROCHIP ĐỐI VỚI TẤT CẢ CÁC KHIẾU NẠI BẤT KỲ CÁCH NÀO LIÊN QUAN ĐẾN THÔNG TIN HOẶC VIỆC SỬ DỤNG THÔNG TIN SẼ KHÔNG VƯỢT QUÁ SỐ TIỀN PHÍ, NẾU CÓ, MÀ BẠN ĐÃ TRẢ TRỰC TIẾP CHO MICROCHIP ĐỂ CÓ THÔNG TIN.
Việc sử dụng các thiết bị Microchip trong các ứng dụng hỗ trợ sự sống và/hoặc an toàn hoàn toàn do người mua chịu rủi ro và người mua đồng ý bảo vệ, bồi thường và giữ cho Microchip vô hại khỏi mọi thiệt hại, khiếu nại, vụ kiện hoặc chi phí phát sinh từ việc sử dụng đó. Không có giấy phép nào được chuyển giao, ngầm định hoặc theo cách khác, theo bất kỳ quyền sở hữu trí tuệ nào của Microchip trừ khi có quy định khác.
Nhãn hiệu
- Tên và logo của Microchip, logo của Microchip, Adaptec, AnyRate, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMlusD, maXStylusD, maXStylusD, maXStylusD maXTouch, MediaLB, megaAVR, Microsemi, biểu trưng Microsemi, MOST, logo NHẤT, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash , Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI / O, Vectron và XMEGA là các thương hiệu đã đăng ký của Microchip Technology Incorporated tại Hoa Kỳ và các quốc gia khác.
- AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, Logo ProASIC Plus, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, WinPath và ZL là các nhãn hiệu đã đăng ký của Microchip Technology Incorporated tại Hoa Kỳ
- Chặn khóa liền kề, AKS, Tương tự cho thời đại kỹ thuật số, Tụ điện bất kỳ, AnyIn, AnyOut, Chuyển mạch tăng cường, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Kết hợp trung bình động , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, Lập trình nối tiếp trong mạch, ICSP, INICnet, Song song thông minh, Kết nối liên chip, JitterBlocker, Knob-on-Display, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Biểu trưng được chứng nhận, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Tạo mã toàn trí, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE , Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect và ZENA là các thương hiệu của Microchip Technology Incorporated trong
Mỹ và các nước khác. - SQTP là nhãn hiệu dịch vụ của Microchip Technology Incorporated tại Hoa Kỳ Logo Adaptec, Tần suất theo yêu cầu, Công nghệ lưu trữ Silicon, Symmcom và Trusted Time là các nhãn hiệu đã đăng ký của Microchip Technology Inc. tại các quốc gia khác.
- GestIC là nhãn hiệu đã đăng ký của Microchip Technology Germany II GmbH & Co. KG, một công ty con của Microchip Technology Inc., tại các quốc gia khác.
Mọi nhãn hiệu khác được đề cập ở đây đều là tài sản của các công ty tương ứng.
© 2022, Microchip Technology Incorporated và các công ty con của nó. Đã đăng ký Bản quyền.
Mã số định danh quốc tế (ISBN): 978-1-6683-0362-7
Hệ thống quản lý chất lượng
Để biết thông tin về Hệ thống quản lý chất lượng của Microchip, vui lòng truy cập www.microchip.com/quality.
Bán hàng và dịch vụ trên toàn thế giới
| CHÂU MỸ | CHÂU Á/THÁI BÌNH DƯƠNG | CHÂU Á/THÁI BÌNH DƯƠNG | CHÂU ÂU |
| Văn phòng công ty
2355 Tây Chandler Blvd. Chandler, AZ 85224-6199 Điện thoại: 480-792-7200 Fax: 480-792-7277 Hỗ trợ kỹ thuật: www.microchip.com/support Web Địa chỉ: www.microchip.com Atlanta Duluth, GA Điện thoại: 678-957-9614 Fax: 678-957-1455 Austin, TX Điện thoại: 512-257-3370 Boston Westborough, MA Điện thoại: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Điện thoại: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Điện thoại: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Điện thoại: 248-848-4000 Houston, TX Điện thoại: 281-894-5983 Indianapolis Noblesville, IN ĐT: 317-773-8323 Fax: 317-773-5453 Điện thoại: 317-536-2380 Los Angeles Sứ mệnh Viejo, CA Điện thoại: 949-462-9523 Fax: 949-462-9608 Điện thoại: 951-273-7800 Raleigh, Bắc Carolina Điện thoại: 919-844-7510 New York, New York Điện thoại: 631-435-6000 San Jose, CA Điện thoại: 408-735-9110 Điện thoại: 408-436-4270 Canada – Toronto Điện thoại: 905-695-1980 Fax: 905-695-2078 |
Úc – Sydney
Điện thoại: 61-2-9868-6733 Trung Quốc – Bắc Kinh Điện thoại: 86-10-8569-7000 Trung Quốc - Thành Đô Điện thoại: 86-28-8665-5511 Trung Quốc – Trùng Khánh Điện thoại: 86-23-8980-9588 Trung Quốc - Dongguan Điện thoại: 86-769-8702-9880 Trung Quốc – Quảng Châu Điện thoại: 86-20-8755-8029 Trung Quốc - Hàng Châu Điện thoại: 86-571-8792-8115 Trung Quốc - Đặc khu hành chính Hồng Kông Điện thoại: 852-2943-5100 Trung Quốc - Nam Kinh Điện thoại: 86-25-8473-2460 Trung Quốc - Thanh Đảo Điện thoại: 86-532-8502-7355 Trung Quốc – Thượng Hải Điện thoại: 86-21-3326-8000 Trung Quốc - Thẩm Dương Điện thoại: 86-24-2334-2829 Trung Quốc - Thâm Quyến Điện thoại: 86-755-8864-2200 Trung Quốc - Tô Châu Điện thoại: 86-186-6233-1526 Trung Quốc - Vũ Hán Điện thoại: 86-27-5980-5300 Trung Quốc - Tây An Điện thoại: 86-29-8833-7252 Trung Quốc - Hạ Môn Điện thoại: 86-592-2388138 Trung Quốc - Chu Hải Điện thoại: 86-756-3210040 |
Ấn Độ – Bangalore
Điện thoại: 91-80-3090-4444 Ấn Độ - New Delhi Điện thoại: 91-11-4160-8631 Ấn Độ - Pune Điện thoại: 91-20-4121-0141 Nhật Bản - Osaka Điện thoại: 81-6-6152-7160 Nhật Bản – Tokyo ĐT: 81-3-6880- 3770 Hàn Quốc - Daegu Điện thoại: 82-53-744-4301 Hàn Quốc - Seoul Điện thoại: 82-2-554-7200 Malaysia - Kuala Lumpur Điện thoại: 60-3-7651-7906 Malaysia - Penang Điện thoại: 60-4-227-8870 Philippines – Manila Điện thoại: 63-2-634-9065 Singapore Điện thoại: 65-6334-8870 Đài Loan - Hsin Chu Điện thoại: 886-3-577-8366 Đài Loan - Cao Hùng Điện thoại: 886-7-213-7830 Đài Loan - Đài Bắc Điện thoại: 886-2-2508-8600 Thái Lan – Băng Cốc Điện thoại: 66-2-694-1351 Việt Nam - Hồ Chí Minh Điện thoại: 84-28-5448-2100 |
Áo - Wels
Điện thoại: 43-7242-2244-39 Số Fax: 43-7242-2244-393 Đan Mạch – Copenhagen Điện thoại: 45-4485-5910 Số Fax: 45-4485-2829 Phần Lan - Espoo Điện thoại: 358-9-4520-820 Pháp – Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Đức – Garching Điện thoại: 49-8931-9700 Đức - Haan Điện thoại: 49-2129-3766400 Đức – Heilbronn Điện thoại: 49-7131-72400 Đức - Karlsruhe Điện thoại: 49-721-625370 Đức – Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Đức – Rosenheim Điện thoại: 49-8031-354-560 Israel – Ra'anana Điện thoại: 972-9-744-7705 Ý - Milan Điện thoại: 39-0331-742611 Số Fax: 39-0331-466781 Ý - Padova Điện thoại: 39-049-7625286 Hà Lan - Drunen Điện thoại: 31-416-690399 Số Fax: 31-416-690340 Na Uy - Trondheim Điện thoại: 47-72884388 Ba Lan – Warsaw Điện thoại: 48-22-3325737 Rumani – Bucharest Tel: 40-21-407-87-50 Tây Ban Nha - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Thụy Điển - Gothenberg Tel: 46-31-704-60-40 Thụy Điển – Stockholm Điện thoại: 46-8-5090-4654 Vương quốc Anh - Wokingham Điện thoại: 44-118-921-5800 Số Fax: 44-118-921-5820 |
© 2022 Microchip Technology Inc. và các công ty con của nó
Tài liệu / Tài nguyên
 |
Phụ lục MICROCHIP RTG4 Hướng dẫn thiết kế và bố trí bo mạch FPGA RTG4 [tập tin pdf] Hướng dẫn sử dụng Phụ lục RTG4 Nguyên tắc thiết kế và bố trí bo mạch RTG4 FPGA, RTG4, Phụ lục Nguyên tắc thiết kế và bố trí bo mạch RTG4 FPGA, Nguyên tắc thiết kế và bố trí |
