MICROCHIP RTG4-tillegg RTG4 FPGAs retningslinjer for borddesign og layout
Introduksjon
Dette tillegget til AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note, gir tilleggsinformasjon for å understreke at retningslinjene for DDR3-lengdetilpasning publisert i revisjon 9 eller senere har forrang over kortoppsettet som brukes for RTG4™-utviklingssettet. Opprinnelig var RTG4-utviklingssettet kun tilgjengelig med Engineering Silicon (ES). Etter den første utgivelsen ble settet senere fylt med standard (STD) hastighetsgrad og -1 hastighetsklasse RTG4 produksjonsenheter. Delenummer, RTG4-DEV-KIT og RTG4-DEV-KIT-1 kommer med henholdsvis STD-hastighetsklasse og -1 hastighetsklasseenheter.
Videre inkluderer dette tillegget detaljer om enhetens I/O-oppførsel for ulike opp- og ned-sekvenser, samt DEVRST_N-påstand under normal drift.
Analyse av RTG4-DEV-KIT DDR3-kortoppsett
- RTG4-utviklingssett implementerer et 32-bits data- og 4-bits ECC DDR3-grensesnitt for hver av de to innebygde RTG4 FDDR-kontrollerne og PHY-blokkene (FDDR øst og vest). Grensesnittet er fysisk organisert som fem databytebaner.
- Settet følger rute-for-ruting-skjemaet som beskrevet i avsnittet DDR3 Layout Guidelines i AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note. Siden dette utviklingssettet ble designet før publisering av applikasjonsnotatet, samsvarer det imidlertid ikke med de oppdaterte retningslinjene for lengdetilpasning beskrevet i applikasjonsnotatet. I DDR3-spesifikasjonen er det en grense på +/- 750 ps på skjevheten mellom data-strobe (DQS) og DDR3-klokke (CK) ved hver DDR3-minneenhet under en skrivetransaksjon (DSS).
- Når retningslinjene for lengdetilpasning i AC439 revisjon 9 eller senere versjoner av applikasjonsnotatet følges, vil RTG4-kortoppsettet møte tDQSS-grensen for både -1 og STD-hastighetsenheter over hele prosessen, vol.tage, og temperatur (PVT) driftsområde støttet av RTG4 produksjonsenheter. Dette oppnås ved å ta med den verste utgangsskjevheten mellom DQS og CK ved RTG4-pinnene. Spesielt når du bruker
innebygd RTG4 FDDR-kontroller pluss PHY, DQS leder CK med maksimalt 370 ps for en enhet med -1 hastighet og DQS leder CK med maksimalt 447 ps for en STD-hastighetsenhet, i verste forhold. - Basert på analysen vist i Tabell 1-1, oppfyller RTG4-DEV-KIT-1 tDQSS-grensene for hver minneenhet, i verste fall driftsforhold for RTG4 FDDR. Som vist i tabell 1-2, oppfyller imidlertid ikke RTG4-DEV-KIT-oppsettet, fylt med STD-hastighetsgrad RTG4-enheter, tDQSS for den fjerde og femte minneenheten i fly-by-topologien, i verste fall. for RTG4 FDDR. Generelt brukes RTG4-DEV-KIT under typiske forhold, for eksempel romtemperatur i et laboratoriemiljø. Derfor er denne worst-case-analysen ikke relevant for RTG4-DEV-KIT som brukes under typiske forhold. Analysen fungerer som en eksampLes om hvorfor det er viktig å følge retningslinjene for DDR3-lengdetilpasning som er oppført i AC439, slik at et brukerbrettdesign møter tDQSS for en flyapplikasjon.
- For å utdype dette eksampog demonstrere hvordan man manuelt kompenserer for et RTG4-kortoppsett som ikke kan oppfylle retningslinjene for AC439 DDR3-lengdetilpasning, kan RTG4-DEV-KIT med STD-hastighetsenheter fortsatt møte tDQSS på hver minneenhet, i verste fall, fordi den innebygde RTG4 FDDR-kontrolleren pluss PHY har muligheten til å statisk forsinke DQS-signalet per databytebane. Dette statiske skiftet kan brukes til å redusere skjevheten mellom DQS og CK ved en minneenhet som har en tDQSS > 750 ps. Se avsnittet DRAM Training, i UG0573: RTG4 FPGA High Speed DDR Interfaces User Guide for mer informasjon om bruk av de statiske forsinkelseskontrollene (i registeret REG_PHY_WR_DQS_SLAVE_RATIO) for DQS under en skrivetransaksjon. Denne forsinkelsesverdien kan brukes i Libero® SoC når du instansierer en FDDR-kontroller med automatisk initialisering ved å modifisere den automatisk genererte CoreABC FDDR-initialiseringskoden. En lignende prosess kan brukes på et brukerkortoppsett som ikke oppfyller tDQSS på hver minneenhet.
Tabell 1-1. Evaluering av RTG4-DEV-KIT-1 tDQSS-beregning for -1 deler og FDDR1-grensesnitt
| Bane analysert | Klokkelengde (mil) | Klokkeforplantningsforsinkelse (ps) | Datalengde (mil) | Datautbredelse
Forsinkelse (ps) |
Forskjellen mellom CLKDQS
på grunn av ruting (mils) |
tDQSS ved hvert minne, etter bordskjevhet+FPGA DQSCLK
skjevhet (ps) |
| FPGA-1st minne | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 431.12 |
| FPGA-2nd minne | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 557.36 |
| FPGA-3rd minne | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 594.48 |
| FPGA-4th minne | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 702.64 |
| FPGA-5th minne | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 674.16 |
Note: I verste fall er RTG4 FDDR DDR3 DQS-CLK skjevhet for -1 enheter maksimalt 370 ps og minimum 242 ps.
Tabell 1-2. Evaluering av RTG4-DEV-KIT tDQSS-beregning for STD-deler og FDDR1-grensesnitt
| Bane analysert | Klokkelengde (mil) | Klokkeforplantningsforsinkelse
(ps) |
Datalengde (mil) | Datautbredelsesforsinkelse (ps) | Forskjellen mellom CLKDQS
på grunn av ruting (mils) |
tDQSS ved hvert minne, etter bordskjevhet+FPGA DQSCLK
skjevhet (ps) |
| FPGA-1st minne | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 508.12 |
| FPGA-2nd minne | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 634.36 |
| FPGA-3rd minne | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 671.48 |
| FPGA-4th minne | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 779.64 |
| FPGA-5th minne | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 751.16 |
Note: I verste fall er RTG4 FDDR DDR3 DQS-CLK skjevhet for STD-enheter maksimalt 447 ps og minimum 302 ps.
Note: Styreforplantningsforsinkelsesestimat på 160 ps/tommer er brukt i denne analysen, f.eksample for referanse. Den faktiske utbredelsesforsinkelsen for et brukerkort avhenger av det spesifikke kortet som analyseres.
Power Sequencing
Dette tillegget til AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note, gir tilleggsinformasjon for å understreke viktigheten av å følge Board Design Guidelines. Sørg for at retningslinjene følges med hensyn til Power-Up og Power-Down.
Oppstart
Tabellen nedenfor viser anbefalte oppstartsbruk og deres tilhørende retningslinjer for oppstart.
Tabell 2-1. Retningslinjer for oppstart
| Bruk Case | Sekvenskrav | Oppførsel | Notater |
| DEVRST_N
Gjelder under oppstart, til alle RTG4-strømforsyninger har nådd anbefalte driftsforhold |
Ingen spesifikk ramp-Rekkefølge kreves. Tilførsel ramp-opp må stige monotont. | Når VDD og VPP når aktiveringsterskler (VDD ~= 0.55V, VPP ~= 2.2V) og
DEVRST_N er utgitt, vil POR Delay Counter kjøre for ~40 ms typisk (maks. 50 ms), deretter oppstart av enheten for å fungere i samsvar med figur 11 og 12 (DEVRST_N PUFT) av Brukerveiledning for systemkontroller (UG0576). Med andre ord tar denne sekvensen 40 ms + 1.72036 ms (typisk) fra punktet DEVRST_N har blitt utgitt. Merk at etterfølgende bruk av DEVRST_N ikke venter på POR-telleren for å utføre oppstart til funksjonelle oppgaver og dermed tar denne sekvensen bare 1.72036 ms (typisk). |
Designet vil utganger bli deaktivert (dvs. flyte) under oppstart. En gang POR-telleren
er fullført, er DEVRST_N utgitt og alle VDDI I/O-forsyninger har nådd sine ~0.6V-terskel, så vil I/O-ene bli tristatert med svak pull-up aktivert, inntil utgangene går over til brukerkontroll, i henhold til figur 11 og 12 i UG0576. Kritiske utganger som må forbli lave under oppstart krever en ekstern 1K-ohm nedtrekksmotstand. |
| DEVRST_N
trukket opp til VPP og alle forsyninger ramp opp omtrent samtidig |
VDDPLL må ikke være
siste strømforsyning til ramp opp, og må nå minimum anbefalt driftsvoltage før siste forsyning (VDD eller VDDI) starter rampopp for å forhindre PLL-låsutgang feil. Se brukerveiledningen for RTG4 Clocking Resources (UG0586) for en forklaring på hvordan du bruker CCC/PLL READY_VDDPLL input for å fjerne sekvenseringskravene for VDDPLL-strømforsyningen. Knytt enten SERDES_x_Lyz_VDDAIO til samme forsyning som VDD, eller sørg for at de slås på samtidig. |
Når VDD og VPP når aktiveringsterskler (VDD ~= 0.55V, VPP ~= 2.2V), vil
50 ms POR-forsinkelsesteller vil kjøre. Enhetens oppstart til funksjonell timing overholdes Figurene 9 og 10 (VDD PUFT) i brukerveiledningen for systemkontrolleren (UG0576). Med andre ord, total tid er 57.95636 ms. |
Designet vil utganger bli deaktivert (dvs. flyte) under oppstart. En gang POR-telleren
er fullført, DEVRST_N er utgitt og alle VDDI IO-rekvisita har nådd deres ~0.6V-terskel, så vil I/O-ene bli tristatert med svak pull-up aktivert, inntil utgangene går over til brukerkontroll, i henhold til figur 9 og 10 i UG0576. Kritiske utganger som må forbli lave under oppstart krever en ekstern 1K-ohm nedtrekksmotstand. |
| Bruk Case | Sekvenskrav | Oppførsel | Notater |
| VDD/ SERDES_VD DAIO -> VPP/VDDPLL
-> |
Sekvens oppført i Scenario-kolonnen.
DEVRST_N trekkes opp til VPP. |
Når VDD og VPP når aktiveringsterskler (VDD ~= 0.55V, VPP ~= 2.2V), er de 50 ms
Teller for POR-forsinkelse vil kjøre. Oppstart av enheten til funksjonell timing følger figurene 9 og 10 (VDD PUFT) av Brukerveiledning for systemkontroller (UG0576). Fullføring av enhetens oppstartssekvens og oppstart til funksjonell timing er basert på den siste VDDI-forsyningen som ble slått på. |
Designet vil utganger bli deaktivert (dvs. flyte) under oppstart. En gang POR-telleren
er fullført, er DEVRST_N utgitt og alle VDDI I/O-forsyninger har nådd sine ~0.6V-terskel, så vil IO-ene bli tristatert med svak pull-up aktivert, inntil utgangene går over til brukerkontroll, i henhold til figur 9 og 10 i UG0576. Ingen svak pull-up-aktivering under oppstart før alle VDDI-forsyninger når ~0.6V. Den viktigste fordelen av denne sekvensen er den siste VDDI-forsyningen som når denne aktiveringsterskelen vil ikke ha den svake pull-up aktivert og vil i stedet gå direkte fra deaktivert modus til brukerdefinert modus. Dette kan bidra til å minimere antallet eksterne 1K nedtrekksmotstander som kreves for design som har flertallet av I/O-banker drevet av den siste VDDI-en som stiger. For alle andre I/O-banker som drives av en annen VDDI-forsyning enn den siste VDDI-forsyningen som skal øke, krever de kritiske utgangene som må forbli lave under oppstart en ekstern 1K-ohm nedtrekksmotstand. |
| Vent minst 51ms -> | |||
| VDDI (Alle IO
banker) |
|||
| OR | |||
| VDD/ SERDES_VD DAIO -> | |||
| VPP/ VDDPLL/ 3.3V_VDDI -> | |||
| Vent minst 51ms -> | |||
| VDDI
(ikke-3.3V_VD DI) |
Betraktninger under DEVRST_N Assertion og Power-Down
Hvis AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note retningslinjer ikke følges, vennligst review følgende detaljer:
- For de gitte avstengingssekvensene i Tabell 2-2 kan brukeren se I/O-feil eller innstrømming og forbigående strømhendelser.
- Som angitt i Customer Advisory Notification (CAN) 19002.5, kan avvik fra nedkoblingssekvensen som er anbefalt i RTG4-dataarket utløse en transient strøm på 1.2V VDD-forsyningen. Hvis 3.3V VPP-forsyningen er ramped ned før 1.2V VDD-tilførselen, vil en transient strøm på VDD bli observert når VPP og DEVRST_N (drevet av VPP) når omtrent 1.0V. Denne transiente strømmen oppstår ikke hvis VPP slås av sist, i henhold til databladets anbefaling.
- Størrelsen og varigheten av transientstrømmen er avhengig av designet programmert i FPGA, spesifikk kortavkoblingskapasitans og transientresponsen til 1.2V vol.tage regulator. I sjeldne tilfeller har en transient strøm på opptil 25A (eller 30 watt på en nominell 1.2V VDD-forsyning) blitt observert. På grunn av den distribuerte karakteren til denne VDD-transientstrømmen over hele FPGA-stoffet (ikke lokalisert til et spesifikt område), og dens korte varighet, er det ingen bekymring for påliteligheten hvis nedkoblingstransienten er 25A eller mindre.
- Som en beste designpraksis, følg databladets anbefaling for å unngå forbigående strøm.
- I/O-feil kan være omtrent 1.7 V i 1.2 ms.
- Høy feil på utganger som kjører lav eller tristate kan observeres.
- Lav feil på utganger som kjører høy kan observeres (den lave feilen kan ikke dempes ved å legge til en 1 KΩ nedtrekksfunksjon).
- Slår du av VDDIx først tillater den monotone overgangen fra høy til lav, men utgangen kjører kortvarig lavt, noe som vil påvirke et brukerkort som prøver å eksternt trekke utgangen høyt når RTG4 VDDIx slås av. RTG4 krever at I/O Pads ikke drives eksternt over VDDIx-bankforsyningen voltagHvis en ekstern motstand legges til en annen strømskinne, bør den derfor slås av samtidig med VDDIx-forsyningen.
Tabell 2-2. I/O-feilscenarier når de ikke følger anbefalt avslåingssekvens i AC439Standard utgangstilstand VDD (1.2V) VDDIx (<3.3V) VDDIx (3.3V) VPP (3.3 V) DEVRST_N Power Down-atferd I/O-feil Nåværende In- Rush I/O kjører lavt eller tristatert Ramp ned etter VPP i hvilken som helst rekkefølge Ramp ned først Knyttet til VPP Ja1 Ja Ramp ned i hvilken som helst rekkefølge etter DEVRST_N-påstanden Påstått før noen forsyninger ramp ned Ja1 Ingen I/O kjører høyt Ramp ned etter VPP i hvilken som helst rekkefølge Ramp ned først Knyttet til VPP Ja Ja Ramp ned i hvilken som helst rekkefølge før VPP Ramp ned sist Knyttet til VPP No2 Ingen Ramp ned i hvilken som helst rekkefølge etter DEVRST_N-påstanden Påstått før noen forsyninger ramp ned Ja Ingen - En ekstern 1 KΩ nedtrekksmotstand anbefales for å dempe den høye feilen på kritiske I/O-er, som må forbli Lave under avslåing.
- En lav feil observeres bare for en I/O som trekkes eksternt opp til en strømforsyning som forblir drevet som VPP ramper nede. Dette er imidlertid et brudd på enhetens anbefalte driftsbetingelser siden PAD ikke må være høy etter den tilsvarende VDDIx ramper nede.
- Hvis DEVRST_N hevdes, kan brukeren se en lav feil på alle utgangs-I/O som kjører høyt og også eksternt trukket opp via en motstand til VDDI. For eksample, med en 1KΩ pull-up motstand, en lav feil som når et minimum voltage på 0.4V med en varighet på 200 ns kan forekomme før utgangen behandles.
Note: DEVRST_N må ikke trekkes over VPP voltage. For å unngå det ovennevnte anbefales det sterkt å følge opp- og avslutningssekvensene beskrevet i AC439: Retningslinjer for kortdesign og layout for RTG4 FPGA-applikasjonsmerknad.
Revisjonshistorie
Revisjonshistorikken beskriver endringene som ble implementert i dokumentet. Endringene er oppført etter revisjon, fra og med gjeldende publikasjon.
Tabell 3-1. Endringshistorikk
| Revisjon | Dato | Beskrivelse |
| A | 04/2022 | • Under DEVRST_N-påstand vil alle RTG4 I/O-er bli tristatert. Utganger som drives høyt av FPGA-stoffet og eksternt trukket høyt på brettet kan oppleve en lav feil før de går inn i tristate-tilstanden. Et kortdesign med et slikt utgangsscenario må analyseres for å forstå virkningen av sammenkoblinger til FPGA-utganger som kan feile når DEVRST_N hevdes. For mer informasjon, se trinn 5 i avsnittet
2.2. Betraktninger under DEVRST_N Assertion og Power-Down. • Omdøpt Power-down til punkt 2.2. Betraktninger under DEVRST_N Assertion og Power-Down. • Konvertert til Microchip mal. |
| 2 | 02/2022 | • Lagt til Power-Up-delen.
• Lagt til Power Sequencing-delen. |
| 1 | 07/2019 | Den første utgivelsen av dette dokumentet. |
Mikrobrikke FPGA-støtte
Microchip FPGA-produktgruppen støtter produktene sine med ulike støttetjenester, inkludert kundeservice, teknisk kundestøttesenter, et webnettstedet og verdensomspennende salgskontorer. Kunder anbefales å besøke Microchips nettressurser før de kontakter kundestøtte, da det er svært sannsynlig at spørsmålene deres allerede er besvart.
Kontakt teknisk støttesenter via webnettstedet på www.microchip.com/support. Nevn FPGA-enhetens delenummer, velg passende kassekategori og last opp design files mens du oppretter en teknisk støttesak.
Kontakt kundeservice for ikke-teknisk produktstøtte, for eksempel produktpriser, produktoppgraderinger, oppdateringsinformasjon, ordrestatus og autorisasjon.
- Fra Nord-Amerika, ring 800.262.1060
- resten av verden, ring 650.318.4460
- Faks, fra hvor som helst i verden, 650.318.8044
Mikrobrikken Webnettstedet
Microchip gir online støtte via vår webstedet på www.microchip.com/. Dette webnettstedet brukes til å lage files og informasjon lett tilgjengelig for kunder. Noe av innholdet som er tilgjengelig inkluderer:
- Produktstøtte – Datablad og errata, søknadsnotater og sample programmer, designressurser, brukerveiledninger og støttedokumenter for maskinvare, nyeste programvareutgivelser og arkivert programvare
- Generell teknisk støtte – Ofte stilte spørsmål (FAQs), forespørsler om teknisk støtte, nettdiskusjonsgrupper, medlemsliste for Microchip-designpartnerprogram
- Virksomheten til Microchip – Produktvelger- og bestillingsguider, siste pressemeldinger fra Microchip, liste over seminarer og arrangementer, lister over Microchip salgskontorer, distributører og fabrikkrepresentanter
Varslingstjeneste for produktendring
Microchips varslingstjeneste for produktendringer bidrar til å holde kundene oppdatert på Microchip-produkter. Abonnenter vil motta e-postvarsel når det er endringer, oppdateringer, revisjoner eller feil knyttet til en spesifisert produktfamilie eller utviklingsverktøy av interesse.
For å registrere deg, gå til www.microchip.com/pcn og følg registreringsinstruksjonene.
Kundestøtte
Brukere av Microchip-produkter kan få hjelp gjennom flere kanaler:
- Distributør eller representant
- Lokalt salgskontor
- Embedded Solutions Engineer (ESE)
- Teknisk støtte
Kunder bør kontakte sin distributør, representant eller ESE for støtte. Lokale salgskontorer er også tilgjengelige for å hjelpe kunder. En liste over salgskontorer og lokasjoner er inkludert i dette dokumentet.
Teknisk støtte er tilgjengelig gjennom webnettsted på: www.microchip.com/support
Kodebeskyttelse for mikrobrikkeenheter
Legg merke til følgende detaljer om kodebeskyttelsesfunksjonen på Microchip-produkter:
- Microchip-produkter oppfyller spesifikasjonene i deres spesielle Microchip-datablad.
- Microchip mener at familien av produkter er sikre når de brukes på tiltenkt måte, innenfor driftsspesifikasjoner og under normale forhold.
- Microchip verdsetter og beskytter aggressivt sine immaterielle rettigheter. Forsøk på å bryte kodebeskyttelsesfunksjonene til Microchip-produktet er strengt forbudt og kan bryte med Digital Millennium Copyright Act.
- Verken Microchip eller noen annen halvlederprodusent kan garantere sikkerheten til sin kode. Kodebeskyttelse betyr ikke at vi garanterer at produktet er "uknuselig". Kodebeskyttelsen er i stadig utvikling. Microchip er forpliktet til å kontinuerlig forbedre kodebeskyttelsesfunksjonene til produktene våre.
Juridisk varsel
- Denne publikasjonen og informasjonen heri kan kun brukes med Microchip-produkter, inkludert for å designe, teste og integrere Microchip-produkter med applikasjonen din. Bruk av denne informasjonen på annen måte bryter disse vilkårene. Informasjon om enhetsapplikasjoner er kun gitt for din bekvemmelighet og kan bli erstattet
ved oppdateringer. Det er ditt ansvar å sørge for at søknaden din oppfyller dine spesifikasjoner. Kontakt ditt lokale Microchip-salgskontor for ytterligere støtte eller få ytterligere støtte på www.microchip.com/en-us/support/design-help/client-support-services. - DENNE INFORMASJONEN LEVERES AV MICROCHIP "SOM DEN ER". MICROCHIP GIR INGEN ERKLÆRINGER ELLER GARANTIER AV NOEN SLAG, VERKEN UTTRYKKELIGE ELLER UNDERFORSTÅEDE, SKRIFTLIG ELLER MUNTLIG, LOVBESTEMMET
ELLER PÅ ANNEN MÅTE, RELATERT TIL INFORMASJONEN, INKLUDERT, MEN IKKE BEGRENSET TIL NOEN UNDERFORSTÅTTE GARANTIER OM IKKE-KRENKELSE, SALGBARHET OG EGNETHET FOR ET BESTEMT FORMÅL, ELLER GARANTIER KNYTTET TIL DETS TILSTAND, ELLER KVALITET. - UNDER INGEN OMSTENDIGHET VIL MICROCHIP VÆRE ANSVARLIG FOR NOEN INDIREKTE, SPESIELLE, STRAFFENDE, TILFELDIGE ELLER FØLGE TAP, SKADE, KOSTNADER ELLER UTGIFTER AV NOEN SLAG SOM HELST KNYTTET TIL INFORMASJONEN ELLER BRUK AV DEN, UANSETT OM DEN ELLER ÅRSAKET. MULIGHETEN ELLER SKADENE ER FORUTSÅBARE. I FULLSTENDELSE LOVEN TILLATER, VIL MICROCHIPS SAMLEDE ANSVAR PÅ ALLE KRAV PÅ NOEN MÅTE KNYTTET TIL INFORMASJONEN ELLER BRUK AV DERES, IKKE OVERSKRE BELØPET, EVENTUELLT SOM DU HAR BETALT DIREKTE TIL MICRATIONOCHIP.
Bruk av Microchip-enheter i livsstøtte- og/eller sikkerhetsapplikasjoner er helt på kjøpers risiko, og kjøperen samtykker i å forsvare, holde Microchip skadesløs fra enhver og alle skader, krav, søksmål eller utgifter som følge av slik bruk. Ingen lisenser overføres, implisitt eller på annen måte, under noen av Microchips immaterielle rettigheter med mindre annet er oppgitt.
Varemerker
- Mikrobrikkenavnet og logoen, Microchip-logoen, Adaptec, AnyRate, AVR, AVR-logoen, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi-logo, MOST, MOST-logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32-logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST-logo, SuperFlash , Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron og XMEGA er registrerte varemerker for Microchip Technology Incorporated i USA og andre land.
- AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus-logo, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, WinPath og ZL er registrerte varemerker for Microchip Technology Incorporated i USA
- Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic DAMage Matching , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programmering, ICSP, INICnet, Intelligent Paralleling, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB-sertifisert logo, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL . , Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect og ZENA er varemerker for Microchip Technology Incorporated i
USA og andre land. - SQTP er et servicemerke for Microchip Technology Incorporated i USA Adaptec-logoen, Frequency on Demand, Silicon Storage Technology, Symmcom og Trusted Time er registrerte varemerker for Microchip Technology Inc. i andre land.
- GestIC er et registrert varemerke for Microchip Technology Germany II GmbH & Co. KG, et datterselskap av Microchip Technology Inc., i andre land.
Alle andre varemerker nevnt her tilhører deres respektive selskaper.
© 2022, Microchip Technology Incorporated og dets datterselskaper. Alle rettigheter reservert.
ISBN: 978-1-6683-0362-7
Kvalitetsstyringssystem
For informasjon om Microchips kvalitetsstyringssystemer, vennligst besøk www.microchip.com/quality.
Verdensomspennende salg og service
| AMERIKA | ASIA/Stillehavet | ASIA/Stillehavet | EUROPA |
| Bedriftskontor
2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tlf: 480-792-7200 Faks: 480-792-7277 Teknisk støtte: www.microchip.com/support Web Adresse: www.microchip.com Atlanta Duluth, GA Tlf: 678-957-9614 Faks: 678-957-1455 Austin, TX Tlf: 512-257-3370 Boston Westborough, MA Tlf.: 774-760-0087 Faks: 774-760-0088 Chicago Itasca, IL Tlf: 630-285-0071 Faks: 630-285-0075 Dallas Addison, TX Tlf: 972-818-7423 Faks: 972-818-2924 Detroit Novi, MI Tlf: 248-848-4000 Houston, TX Tlf: 281-894-5983 Indianapolis Noblesville, IN Tlf.: 317-773-8323 Faks: 317-773-5453 Tlf: 317-536-2380 Los Angeles Mission Viejo, CA Tlf.: 949-462-9523 Faks: 949-462-9608 Tlf: 951-273-7800 Raleigh, NC Tlf: 919-844-7510 New York, NY Tlf: 631-435-6000 San Jose, CA Tlf: 408-735-9110 Tlf: 408-436-4270 Canada – Toronto Tlf: 905-695-1980 Faks: 905-695-2078 |
Australia – Sydney
Tlf: 61-2-9868-6733 Kina – Beijing Tlf: 86-10-8569-7000 Kina – Chengdu Tlf: 86-28-8665-5511 Kina – Chongqing Tlf: 86-23-8980-9588 Kina – Dongguan Tlf: 86-769-8702-9880 Kina – Guangzhou Tlf: 86-20-8755-8029 Kina – Hangzhou Tlf: 86-571-8792-8115 Kina – Hong Kong SAR Tlf: 852-2943-5100 Kina – Nanjing Tlf: 86-25-8473-2460 Kina – Qingdao Tlf: 86-532-8502-7355 Kina – Shanghai Tlf: 86-21-3326-8000 Kina – Shenyang Tlf: 86-24-2334-2829 Kina – Shenzhen Tlf: 86-755-8864-2200 Kina – Suzhou Tlf: 86-186-6233-1526 Kina – Wuhan Tlf: 86-27-5980-5300 Kina – Xian Tlf: 86-29-8833-7252 Kina – Xiamen Tlf: 86-592-2388138 Kina – Zhuhai Tlf: 86-756-3210040 |
India – Bangalore
Tlf: 91-80-3090-4444 India – New Delhi Tlf: 91-11-4160-8631 India - Pune Tlf: 91-20-4121-0141 Japan – Osaka Tlf: 81-6-6152-7160 Japan – Tokyo Tlf: 81-3-6880- 3770 Korea – Daegu Tlf: 82-53-744-4301 Korea – Seoul Tlf: 82-2-554-7200 Malaysia – Kuala Lumpur Tlf: 60-3-7651-7906 Malaysia – Penang Tlf: 60-4-227-8870 Filippinene – Manila Tlf: 63-2-634-9065 Singapore Tlf: 65-6334-8870 Taiwan – Hsin Chu Tlf: 886-3-577-8366 Taiwan – Kaohsiung Tlf: 886-7-213-7830 Taiwan – Taipei Tlf: 886-2-2508-8600 Thailand – Bangkok Tlf: 66-2-694-1351 Vietnam – Ho Chi Minh Tlf: 84-28-5448-2100 |
Østerrike – Wels
Tlf: 43-7242-2244-39 Faks: 43-7242-2244-393 Danmark – København Tlf: 45-4485-5910 Faks: 45-4485-2829 Finland – Espoo Tlf: 358-9-4520-820 Frankrike – Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Tyskland – Garching Tlf: 49-8931-9700 Tyskland – Haan Tlf: 49-2129-3766400 Tyskland – Heilbronn Tlf: 49-7131-72400 Tyskland – Karlsruhe Tlf: 49-721-625370 Tyskland – München Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Tyskland – Rosenheim Tlf: 49-8031-354-560 Israel – Ra'anana Tlf: 972-9-744-7705 Italia – Milano Tlf: 39-0331-742611 Faks: 39-0331-466781 Italia – Padova Tlf: 39-049-7625286 Nederland – Drunen Tlf: 31-416-690399 Faks: 31-416-690340 Norge – Trondheim Tlf: 47-72884388 Polen – Warszawa Tlf: 48-22-3325737 Romania – Bucuresti Tel: 40-21-407-87-50 Spania - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Sverige – Gøteberg Tel: 46-31-704-60-40 Sverige – Stockholm Tlf: 46-8-5090-4654 Storbritannia – Wokingham Tlf: 44-118-921-5800 Faks: 44-118-921-5820 |
© 2022 Microchip Technology Inc. og dets datterselskaper
Dokumenter / Ressurser
 |
MICROCHIP RTG4-tillegg RTG4 FPGAs retningslinjer for borddesign og layout [pdfBrukerhåndbok RTG4-tillegg RTG4 FPGA-retningslinjer for borddesign og layout, RTG4, tillegg RTG4 FPGA-retningslinjer for borddesign og utforming, retningslinjer for design og utforming |
