MICROCHIP RTG4 Додаток RTG4 FPGAs Design Board and Layout Guidelines
вступ
У цьому додатку до AC439: Інструкції з дизайну та компонування плати для прикладної примітки RTG4 FPGA надається додаткова інформація, щоб підкреслити, що рекомендації щодо відповідності довжини DDR3, опубліковані у версії 9 або пізнішій, мають перевагу над макетом плати, який використовується для комплекту розробки RTG4™. Спочатку набір розробки RTG4 був доступний лише з Engineering Silicon (ES). Після початкового випуску набір пізніше був заповнений стандартними (STD) виробничими пристроями RTG1 зі стандартом швидкості та -4. Номери деталей RTG4-DEV-KIT і RTG4-DEV-KIT-1 постачаються з пристроями зі швидкісним класом STD і -1 відповідно.
Крім того, цей додаток містить детальну інформацію про поведінку пристрою вводу-виводу для різних послідовностей увімкнення та вимкнення живлення, а також твердження DEVRST_N під час нормальної роботи.
Аналіз компоновки плати RTG4-DEV-KIT DDR3
- Набір розробки RTG4 реалізує 32-розрядний інтерфейс даних і 4-розрядний ECC DDR3 для кожного з двох вбудованих контролерів RTG4 FDDR і блоків PHY (FDDR East і West). Інтерфейс фізично організований у вигляді п’яти смуг байтів даних.
- Набір дотримується схеми маршрутизації на льоту, як описано в розділі «Рекомендації щодо компонування DDR3» AC439: «Рекомендації щодо дизайну плати та компонування для примітки щодо застосування RTG4 FPGA». Однак, оскільки цей набір для розробки було розроблено до публікації примітки до програми, він не відповідає оновленим інструкціям щодо відповідності довжини, описаним у примітці до програми. У специфікації DDR3 існує обмеження +/- 750 пс для перекосу між стробом даних (DQS) і тактовою частотою DDR3 (CK) на кожному пристрої пам’яті DDR3 під час транзакції запису (DSS).
- Якщо дотримуватись інструкцій щодо відповідності довжини в AC439 версії 9 або пізнішої версії примітки до програми, макет плати RTG4 відповідатиме обмеженню tDQSS як для пристроїв класу швидкості -1, так і для STD протягом усього процесу, т.tage, і температурний (PVT) робочий діапазон, підтримуваний виробничими пристроями RTG4. Це досягається шляхом врахування перекосу вихідного сигналу в найгіршому випадку між DQS і CK на контактах RTG4. Зокрема, при використанні
вбудований контролер RTG4 FDDR плюс PHY, DQS випереджає CK на 370 пс максимум для пристрою зі швидкістю -1, а DQS випереджає CK на 447 пс максимум для пристрою зі швидкістю STD у найгірших умовах. - На основі аналізу, наведеного в таблиці 1-1, RTG4-DEV-KIT-1 відповідає обмеженням tDQSS на кожному пристрої пам’яті в найгірших умовах роботи для RTG4 FDDR. Однак, як показано в таблиці 1-2, макет RTG4-DEV-KIT, заповнений пристроями RTG4 класу швидкості STD, не відповідає tDQSS для четвертого та п’ятого пристроїв пам’яті в топології прольоту за найгірших робочих умов. для RTG4 FDDR. Загалом RTG4-DEV-KIT використовується в типових умовах, наприклад при кімнатній температурі в лабораторних умовах. Тому цей аналіз найгіршого випадку не можна застосувати до RTG4-DEV-KIT, який використовується в типових умовах. Аналіз служить прикладомampпояснюється, чому важливо дотримуватися вказівок щодо відповідності довжини DDR3, наведених у AC439, щоб дизайн плати користувача відповідав вимогам DQSS для застосування в польоті.
- Щоб детальніше розповісти про цей прикладampі продемонструвати, як вручну компенсувати компоновку плати RTG4, яка не відповідає вказівкам щодо відповідності довжини AC439 DDR3, RTG4-DEV-KIT із пристроями класу швидкості STD все ще може відповідати tDQSS на кожному пристрої пам’яті в найгірших умовах, оскільки вбудований контролер RTG4 FDDR плюс PHY має можливість статичної затримки сигналу DQS на смугу байтів даних. Цей статичний зсув можна використовувати для зменшення розбіжності між DQS і CK на пристрої пам’яті, який має tDQSS > 750 пс. Перегляньте розділ «Навчання DRAM» у UG0573: Посібник користувача високошвидкісних інтерфейсів DDR RTG4 FPGA, щоб отримати додаткові відомості про використання елементів керування статичною затримкою (у регістрі REG_PHY_WR_DQS_SLAVE_RATIO) для DQS під час транзакції запису. Це значення затримки можна використовувати в Libero® SoC під час створення екземпляра контролера FDDR з автоматичною ініціалізацією шляхом зміни автоматично створеного коду ініціалізації CoreABC FDDR. Подібний процес можна застосувати до макета плати користувача, який не відповідає tDQSS на кожному пристрої пам’яті.
Таблиця 1-1. Оцінка розрахунку RTG4-DEV-KIT-1 tDQSS для частин -1 та інтерфейсу FDDR1
| Шлях проаналізовано | Довжина годинника (мил.) | Затримка поширення тактового сигналу (пс) | Довжина даних (мілі) | Розповсюдження даних n
Затримка (ps) |
Різниця між CLKDQS
через маршрутизацію (mils) |
tDQSS у кожній пам’яті, після перекосу плати+FPGA DQSCLK
перекіс (ps) |
| Пам'ять FPGA-1 | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 431.12 |
| Пам'ять FPGA-2nd | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 557.36 |
| FPGA-3rd Пам'ять | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 594.48 |
| Пам'ять FPGA-4 | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 702.64 |
| Пам'ять FPGA-5 | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 674.16 |
Примітка: У найгірших умовах перекіс RTG4 FDDR DDR3 DQS-CLK для пристроїв -1 становить максимум 370 пс і мінімум 242 пс.
Таблиця 1-2. Оцінка розрахунку RTG4-DEV-KIT tDQSS для частин STD та інтерфейсу FDDR1
| Шлях проаналізовано | Довжина годинника (мил.) | Затримка поширення годинника
(ps) |
Довжина даних (мілі) | Затримка передачі даних (пс) | Різниця між CLKDQS
через маршрутизацію (mils) |
tDQSS у кожній пам’яті, після перекосу плати+FPGA DQSCLK
перекіс (ps) |
| Пам'ять FPGA-1 | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 508.12 |
| Пам'ять FPGA-2nd | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 634.36 |
| FPGA-3rd Пам'ять | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 671.48 |
| Пам'ять FPGA-4 | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 779.64 |
| Пам'ять FPGA-5 | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 751.16 |
Примітка: У найгіршому випадку перекіс RTG4 FDDR DDR3 DQS-CLK для пристроїв STD становить максимум 447 пс і мінімум 302 пс.
Примітка: У цьому аналізі було використано оцінку затримки поширення плати 160 пс/дюймample для довідки. Фактична затримка розповсюдження плати для плати користувача залежить від конкретної плати, що аналізується.
Послідовність живлення
Цей додаток до AC439: Інструкції з проектування та компонування плати для Примітки щодо застосування RTG4 FPGA надає додаткову інформацію, щоб підкреслити важливість дотримання Керівництва з проектування плати. Переконайтеся, що вказівки дотримуються щодо ввімкнення та вимкнення живлення.
Потужність
У наведеній нижче таблиці наведено рекомендовані варіанти використання живлення та відповідні вказівки щодо ввімкнення живлення.
Таблиця 2-1. Інструкції з увімкнення живлення
| Випадок використання | Вимога послідовності | Поведінка | Примітки |
| DEVRST_N
Затверджується під час увімкнення живлення, поки всі джерела живлення RTG4 не досягнуть рекомендованих робочих умов |
Немає конкретного ramp-потрібне замовлення. Постачання ramp-вгору повинна підніматися монотонно. | Коли VDD і VPP досягають порогів активації (VDD ~= 0.55 В, VPP ~= 2.2 В) і
DEVRST_N звільнено, лічильник затримки POR працюватиме ~40 мс (типово) (макс. 50 мс), потім увімкніть пристрій до працездатності згідно з малюнками 11 і 12 (DEVRST_N PUFT) оф Посібник користувача системного контролера (UG0576). Іншими словами, ця послідовність займає 40 мс + 1.72036 мс (типове) від моменту звільнення DEVRST_N. Зауважте, що подальше використання DEVRST_N не чекає лічильник POR для виконання функціональних завдань, тому ця послідовність займає лише 1.72036 мс (типове). |
Згідно з проектом, виходи будуть вимкнені (тобто плаваючі) під час увімкнення живлення. Після того, як лічильник POR
завершено, DEVRST_N звільнено, і всі джерела введення/виведення VDDI досягли свого ~0.6 В, тоді входи/виходи працюватимуть у тристатистичному стані з активованим слабким підтягуванням, доки виходи не перейдуть до керування користувачем, як показано на малюнках 11 і 12 UG0576. Для критичних вихідних сигналів, які повинні залишатися на низькому рівні під час увімкнення живлення, потрібен зовнішній знижувальний резистор 1 кОм. |
| DEVRST_N
підтягнуто до VPP і всі постачання ramp приблизно в той самий час |
VDDPLL не має бути
останнє джерело живлення до ramp і має досягти мінімального рекомендованого робочого об’ємуtage перед останньою поставкою (VDD або VDDI) починається rampщоб запобігти блокуванню PLL глюки. Див. Посібник користувача ресурсів тактування RTG4 (UG0586), щоб отримати пояснення щодо використання CCC/PLL READY_VDDPLL вхід, щоб видалити вимоги до послідовності для джерела живлення VDDPLL. Або підключіть SERDES_x_Lyz_VDDAIO до того самого джерела живлення, що й VDD, або переконайтеся, що вони вмикаються одночасно. |
Коли VDD і VPP досягають порогів активації (VDD ~= 0.55 В, VPP ~= 2.2 В),
Запрацює лічильник затримки POR 50 мс. Час увімкнення пристрою до функціонального часу дотримується Малюнки 9 і 10 (VDD PUFT) Посібника користувача системного контролера (UG0576). Іншими словами, загальний час становить 57.95636 мс. |
Згідно з проектом, виходи будуть вимкнені (тобто плаваючі) під час увімкнення живлення. Після того, як лічильник POR
завершено, DEVRST_N звільнено, і всі джерела вводу-виводу VDDI досягли свого ~0.6 В, тоді входи/виходи працюватимуть у тристатистичному стані з активованим слабким підтягуванням, доки виходи не перейдуть до керування користувачем, як показано на малюнках 9 і 10 UG0576. Для критичних вихідних сигналів, які повинні залишатися на низькому рівні під час увімкнення живлення, потрібен зовнішній знижувальний резистор 1 кОм. |
| Випадок використання | Вимога послідовності | Поведінка | Примітки |
| VDD/ SERDES_VD DAIO -> VPP/VDDPLL
-> |
Послідовність, указана в стовпці сценарію.
DEVRST_N підтягнуто до VPP. |
Коли VDD і VPP досягають порогів активації (VDD ~= 0.55 В, VPP ~= 2.2 В), 50 мс
Запуститься лічильник затримки POR. Час увімкнення пристрою до функціонального часу відповідає малюнкам 9 і 10 (VDD PUFT) оф Посібник користувача системного контролера (UG0576). Завершення послідовності ввімкнення живлення пристрою та час увімкнення до функціонального стану базується на останньому включеному джерелі живлення VDDI. |
Згідно з проектом, виходи будуть вимкнені (тобто плаваючі) під час увімкнення живлення. Після того, як лічильник POR
завершено, DEVRST_N звільнено, і всі джерела введення/виведення VDDI досягли свого Порогове значення ~0.6 В, тоді вводи-виводи будуть тристати з активованим слабким підтягуванням, доки виходи не перейдуть під контроль користувача, згідно з малюнками 9 і 10 UG0576. Немає слабкої активації підтягування під час увімкнення, доки всі джерела живлення VDDI не досягнуть ~0.6 В. Ключова перевага цієї послідовності полягає в тому, що останнє джерело живлення VDDI досягає цей поріг активації не матиме активованого слабкого підтягування, а натомість буде здійснюватися прямий перехід із вимкненого режиму в режим, визначений користувачем. Це може допомогти звести до мінімуму кількість зовнішніх резисторів 1K, необхідних для проектів, які мають більшість банків вводу/виводу, що живляться від останнього VDDI, щоб підвищити рівень. Для всіх інших банків вводу/виводу, що живляться від будь-якого джерела живлення VDDI, окрім останнього джерела живлення VDDI, для критичних виходів, які мають залишатися низькими під час увімкнення, потрібен зовнішній знижувальний резистор 1 кОм. |
| Зачекайте щонайменше 51 мс -> | |||
| VDDI (усі IO
банки) |
|||
| OR | |||
| VDD/ SERDES_VD DAIO -> | |||
| VPP/ VDDPLL/ 3.3V_VDDI -> | |||
| Зачекайте щонайменше 51 мс -> | |||
| VDDI
(не 3.3V_VD DI) |
Міркування під час DEVRST_N Assertion і Power Down
Якщо AC439: Керівні принципи дизайну та компонування плати для RTG4 FPGA Примітка щодо застосування не дотримуються, будь ласка,view такі деталі:
- Для наведених послідовностей вимкнення живлення в таблиці 2-2 користувач може побачити збої вводу-виводу або кидкові атаки та події перехідного струму.
- Як зазначено в консультаційному повідомленні споживача (CAN) 19002.5, відхилення від послідовності вимкнення живлення, рекомендованої в таблиці даних RTG4, може викликати перехідний струм у джерелі живлення 1.2 В VDD. Якщо живлення 3.3 В VPP дорівнює rampперед живленням 1.2 В VDD спостерігатиметься перехідний струм на VDD, коли VPP і DEVRST_N (живлення від VPP) досягають приблизно 1.0 В. Цей перехідний струм не виникає, якщо живлення VPP вимикається останнім, відповідно до рекомендацій у таблиці даних.
- Величина та тривалість перехідного струму залежать від конструкції, запрограмованої в FPGA, питомої розв’язувальної ємності плати та перехідної характеристики об’єму 1.2 В.tagелектронний регулятор. У рідкісних випадках спостерігався перехідний струм до 25 А (або 30 Вт при номінальному джерелі живлення 1.2 В VDD). Завдяки розподіленому характеру цього перехідного струму VDD по всій структурі FPGA (не локалізованого в конкретній області) і його короткій тривалості немає проблем щодо надійності, якщо перехідний процес відключення живлення становить 25 А або менше.
- Як найкраща практика проектування, дотримуйтесь рекомендацій у таблиці даних, щоб уникнути перехідного струму.
- Збої вводу/виводу можуть становити приблизно 1.7 В протягом 1.2 мс.
- Можуть спостерігатися сильні збої на виходах, що керують Низьким або Тристаном.
- Може спостерігатися низький збій на виходах, що керує високим (низький збій не можна пом’якшити, додавши 1 кОм, що знижується).
- Вимкнення живлення VDDIx спочатку дозволяє монотонний перехід від високого до низького, але вихідний сигнал короткочасно знижується, що вплине на плату користувача, яка намагається ззовні підняти високий рівень вихідного сигналу, коли живлення RTG4 VDDIx вимкнено. RTG4 вимагає, щоб колодки вводу/виводу не керувалися зовнішнім джерелом живлення VDDIxtagТаким чином, якщо зовнішній резистор додається до іншої шини живлення, він повинен вимкнутися одночасно з живленням VDDIx.
Таблиця 2-2. Сценарії збоїв вводу/виводу, коли не дотримуються рекомендованої послідовності вимкнення живлення в AC439Стандартний вихідний стан VDD (1.2 В) VDDIx (<3.3 В) VDDIx (3.3 В) VPP (3.3 В) DEVRST_N Поведінка при вимкненні живлення Збій введення/виведення Поточний In- Rush I/O Driving Low або Tristated Ramp вниз після VPP у будь-якому порядку Ramp спочатку вниз Прив'язаний до VPP Так1 так Ramp вниз у будь-якому порядку після твердження DEVRST_N Стверджується перед будь-якими поставками ramp вниз Так1 немає Високий рівень I/O Ramp вниз після VPP у будь-якому порядку Ramp спочатку вниз Прив'язаний до VPP так так Ramp вниз у будь-якому порядку перед VPP Ramp вниз останній Прив'язаний до VPP №2 немає Ramp вниз у будь-якому порядку після твердження DEVRST_N Стверджується перед будь-якими поставками ramp вниз так немає - Зовнішній знижувальний резистор 1 КОм рекомендовано для пом’якшення високого глюка на критичних входах/виходах, який має залишатися низьким під час вимкнення живлення.
- Низький збій спостерігається лише для входу/виводу, який підтягується зовні до джерела живлення, яке залишається живленим як VPP ramps вниз. Однак це є порушенням рекомендованих умов роботи пристрою, оскільки PAD не має бути високим після відповідного VDDIx ramps вниз.
- Якщо встановлено DEVRST_N, користувач може побачити низький збій на будь-якому вихідному вводі-виводі, який є високим, а також зовнішнім підтягуванням через резистор до VDDI. наприкладample, з підтягуючим резистором 1 кОм, низький глюк досягає мінімального об’ємуtage 0.4 В із тривалістю 200 нс може виникнути до вихідного сигналу, який обробляється.
Примітка: DEVRST_N не можна перевищувати обсяг VPPtagд. Щоб уникнути вищезазначеного, настійно рекомендується дотримуватися послідовності увімкнення та вимкнення живлення, описаної в AC439: Рекомендації щодо проектування та компонування плати для RTG4 FPGA Application Note.
Історія версій
Історія переглядів описує зміни, внесені в документ. Зміни перераховані за редакцією, починаючи з поточної публікації.
Таблиця 3-1. Історія версій
| Ревізія | Дата | опис |
| A | 04/2022 | • Під час підтвердження DEVRST_N усі входи/виходи RTG4 будуть тристандартними. Виходи, які керуються високою структурою FPGA і ззовні підтягуються високо на платі, можуть відчувати низький збій перед входом у стан трьох станів. Конструкцію плати з таким сценарієм виводу необхідно проаналізувати, щоб зрозуміти вплив з’єднань на виходи FPGA, які можуть виникати збій, коли стверджується DEVRST_N. Щоб отримати додаткові відомості, перегляньте крок 5 у розділі
2.2. Міркування під час DEVRST_N Assertion і Power Down. • Перейменовано Вимкнення живлення до розділу 2.2. Міркування під час DEVRST_N Assertion і Power Down. • Перетворено на шаблон Microchip. |
| 2 | 02/2022 | • Додано розділ Power Up.
• Додано розділ Power Sequencing. |
| 1 | 07/2019 | Перша публікація цього документа. |
Підтримка Microchip FPGA
Група продуктів Microchip FPGA підтримує свої продукти різними службами підтримки, включаючи службу підтримки клієнтів, центр технічної підтримки клієнтів, webсайт, а також офіси продажів по всьому світу. Клієнтам пропонується відвідати онлайн-ресурси Microchip, перш ніж звертатися в службу підтримки, оскільки дуже ймовірно, що на їхні запити вже було отримано відповідь.
Зверніться до Центру технічної підтримки через webна сайті www.microchip.com/support. Вкажіть номер частини пристрою FPGA, виберіть відповідну категорію корпусу та завантажте дизайн files під час створення запиту технічної підтримки.
Зверніться до служби підтримки клієнтів, щоб отримати нетехнічну підтримку продукту, як-от ціни на продукт, оновлення продукту, оновлення інформації, статус замовлення та авторизацію.
- З Північної Америки телефонуйте за номером 800.262.1060
- для решти країн телефонуйте 650.318.4460
- Факс, з будь-якої точки світу, 650.318.8044
Мікрочіп Webсайт
Microchip надає онлайн-підтримку через наш webсайт за адресою www.microchip.com/. Це webсайт використовується для виготовлення fileі інформація, легко доступна клієнтам. Деякі з доступного вмісту включають:
- Підтримка продукту – Специфікації та помилки, примітки до застосування та sampпрограмні файли, ресурси дизайну, посібники користувача та документи підтримки обладнання, останні версії програмного забезпечення та архівне програмне забезпечення
- Загальна технічна підтримка – Часті запитання (FAQ), запити на технічну підтримку, онлайн-групи обговорень, список учасників партнерської програми Microchip design
- Бізнес компанії Microchip – Посібники з вибору продукції та замовлення, останні прес-релізи Microchip, перелік семінарів і заходів, перелік офісів продажів, дистриб’юторів і представників фабрик Microchip.
Служба сповіщень про зміну продукту
Служба сповіщень про зміну продукту від Microchip допомагає тримати клієнтів в курсі продуктів Microchip. Підписники отримуватимуть сповіщення електронною поштою щоразу про зміни, оновлення, перегляди чи помилки, пов’язані з певним сімейством продуктів або інструментом розробки, що їх цікавить.
Для реєстрації перейдіть на www.microchip.com/pcn та дотримуйтесь інструкцій щодо реєстрації.
Підтримка клієнтів
Користувачі продуктів Microchip можуть отримати допомогу декількома каналами:
- Дистриб'ютор або представник
- Місцевий офіс продажу
- Інженер із вбудованих рішень (ESE)
- Технічна підтримка
Клієнти повинні звернутися до свого дистриб’ютора, представника або ESE для отримання підтримки. Місцеві офіси продажу також доступні для допомоги клієнтам. У цьому документі міститься перелік торгових офісів і місць розташування.
Технічна підтримка доступна через webсайт за адресою: www.microchip.com/support
Функція захисту коду пристроїв Microchip
Зверніть увагу на такі деталі функції захисту коду на продуктах Microchip:
- Продукти Microchip відповідають специфікаціям, що містяться в їхніх конкретних даних Microchip.
- Компанія Microchip вважає, що її сімейство продуктів є безпечним за умови використання за призначенням, у межах робочих специфікацій і за нормальних умов.
- Microchip цінує та агресивно захищає свої права інтелектуальної власності. Спроби порушити функції захисту коду продукту Microchip суворо заборонені та можуть порушувати Закон про захист авторських прав у цифрову епоху.
- Ні Microchip, ні будь-який інший виробник напівпровідників не може гарантувати безпеку свого коду. Захист коду не означає, що ми гарантуємо, що продукт є «незламним». Захист коду постійно розвивається. Microchip прагне постійно вдосконалювати функції захисту коду наших продуктів.
Юридична інформація
- Цю публікацію та наведену тут інформацію можна використовувати лише з продуктами Microchip, у тому числі для проектування, тестування та інтеграції продуктів Microchip у вашу програму. Використання цієї інформації в будь-який інший спосіб порушує ці умови. Інформація щодо програм пристрою надається лише для вашої зручності та може бути замінена
за оновленнями. Ви несете відповідальність за те, щоб ваша програма відповідала вашим вимогам. Щоб отримати додаткову підтримку, зверніться до місцевого відділу продажів Microchip або отримайте додаткову підтримку за адресою www.microchip.com/en-us/support/design-help/client-support-services. - ЦЯ ІНФОРМАЦІЯ НАДАЄТЬСЯ MICROCHIP «ЯК Є». MICROCHIP НЕ РОБИТЬ ЖОДНИХ ЗАЯВ АБО ГАРАНТІЙ БУДЬ-ЯКОГО ВИДУ, ЯВНИХ АБО НЕПРЯМИХ, ПИСЬМОВИХ АБО УСНИХ, ПЕРЕДБАЧЕНИХ ЗАКОНОМ
АБО ІНШИМ ІНШИМ ЧИСЛОМ, ПОВ’ЯЗАНИМ З ІНФОРМАЦІЄЮ, ВКЛЮЧАЮЧИ, НЕ ОБМЕЖУЮЧИСЬ, БУДЬ-ЯКІ НЕПРЯМІ ГАРАНТІЇ ЩОДО НЕПОРУШЕННЯ ПРАВ, ПРИДАТНОСТІ ДЛЯ ПРОДАЖУ ТА ПРИДАТНОСТІ ДЛЯ КОНКРЕТНОЇ МЕТИ, АБО ГАРАНТІЇ, ПОВ’ЯЗАНІ З ЇЇ СТАНОМ, ЯКІСТЮ АБО ПРОДУКТИВНОСТЮ. - MICROCHIP НЕ НЕСЕ ВІДПОВІДАЛЬНОСТІ ЗА БУДЬ-ЯКІ НЕПРЯМІ, СПЕЦІАЛЬНІ, ШТРАФНІ, ВИПАДКОВІ АБО НЕПРЯМІ ВТРАТИ, ПОШКОДЖЕННЯ, ВАРТІСТЬ АБО ВИТРАТИ БУДЬ-ЯКОГО ВИДУ, ПОВ’ЯЗАНІ З ІНФОРМАЦІЄЮ АБО ЇЇ ВИКОРИСТАННЯМ, НЕЗАЛЕЖНО ЩО БУЛИ СПРИЧИНЕНІ, НАВІТЬ ЯКЩО КОМПАНІЮ MICROCHIP ПОВІДОМИЛИ ПРО МОЖЛИВІСТЬ АБО ЗБИТКИ ПЕРЕДБАЧЕНІ. У ПОВНОМУ МІРІ, ДОЗВОЛЕНОМУ ЗАКОНОМ, ЗАГАЛЬНА ВІДПОВІДАЛЬНІСТЬ MICROCHIP ЗА УСІМИ ПРЕТЕНЗІЯМИ, БУДЬ-ЯКИМ СПОСОБОМ ПОВ’ЯЗАНИМИ З ІНФОРМАЦІЄЮ АБО ЇЇ ВИКОРИСТАННЯМ, НЕ ПЕРЕВИЩАЄ СУМУ ЗБОРУ, ЯКЩО ІСНУЄ, ЯКУ ВИ СПЛАТИЛИ БЕЗПОСЕРЕДНЯ MICROCHIP ЗА ІНФОРМАЦІЮ.
Використання пристроїв Microchip для забезпечення життєзабезпечення та/або забезпечення безпеки здійснюється повністю на ризик покупця, і покупець погоджується захищати, відшкодовувати збитки та звільняти Microchip від будь-яких збитків, претензій, позовів або витрат, що виникають у результаті такого використання. Жодні ліцензії не передаються, опосередковано чи іншим чином, за будь-якими правами інтелектуальної власності Microchip, якщо не зазначено інше.
Торгові марки
- Назва та логотип Microchip, логотип Microchip, Adaptec, AnyRate, AVR, логотип AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, логотип Microsemi, MOST, логотип MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, логотип PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, логотип SST, SuperFlash , Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron і XMEGA є зареєстрованими товарними знаками Microchip Technology Incorporated у США та інших країнах.
- AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, логотип ProASIC Plus, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, WinPath і ZL є зареєстрованими торговими марками Microchip Technology Incorporated у США
- Придушення сусідніх ключів, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, DAM , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, внутрішньосхемне послідовне програмування, ICSP, INICnet, інтелектуальне паралелювання, підключення між мікросхемами, блокування джиттера, ручка на дисплеї, maxCrypto, макс.View, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE , Блокувальник пульсацій, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect і ZENA є товарними знаками Microchip Technology Incorporated в
США та інших країн. - SQTP є знаком обслуговування Microchip Technology Incorporated у США. Логотип Adaptec, Frequency on Demand, Silicon Storage Technology, Symmcom і Trusted Time є зареєстрованими товарними знаками Microchip Technology Inc. в інших країнах.
- GestIC є зареєстрованою торговою маркою Microchip Technology Germany II GmbH & Co. KG, дочірньої компанії Microchip Technology Inc., в інших країнах.
Усі інші торгові марки, згадані тут, є власністю відповідних компаній.
© 2022, Microchip Technology Incorporated та її дочірні компанії. Всі права захищені.
ISBN: 978-1-6683-0362-7
Система управління якістю
Для отримання інформації щодо систем управління якістю Microchip відвідайте веб-сайт www.microchip.com/quality.
Продажі та обслуговування по всьому світу
| АМЕРИКА | АЗІЯ/ТИХИЙ ОКЕАН | АЗІЯ/ТИХИЙ ОКЕАН | ЄВРОПА |
| Корпоративний офіс
2355 West Chandler Blvd. Чандлер, AZ 85224-6199 тел.: 480-792-7200 Факс: 480-792-7277 Технічна підтримка: www.microchip.com/support Web Адреса: www.microchip.com Атланта Дулут, Джорджія тел.: 678-957-9614 Факс: 678-957-1455 Остін, Техас тел.: 512-257-3370 Бостон Вестборо, Массачусетс Тел.: 774-760-0087 Факс: 774-760-0088 Чикаго Ітаска, Іллінойс тел.: 630-285-0071 Факс: 630-285-0075 Даллас Аддісон, Техас тел.: 972-818-7423 Факс: 972-818-2924 Детройт Нові, М.І тел.: 248-848-4000 Х'юстон, Техас тел.: 281-894-5983 Індіанаполіс Noblesville, IN Тел.: 317-773-8323 Факс: 317-773-5453 тел.: 317-536-2380 Лос-Анджелес Mission Viejo, CA Тел.: 949-462-9523 Факс: 949-462-9608 тел.: 951-273-7800 Ролі, Північна Кароліна тел.: 919-844-7510 Нью-Йорк, Нью-Йорк тел.: 631-435-6000 Сан-Хосе, Каліфорнія тел.: 408-735-9110 тел.: 408-436-4270 Канада – Торонто тел.: 905-695-1980 Факс: 905-695-2078 |
Австралія – Сідней
Тел.: 61-2-9868-6733 Китай – Пекін Тел.: 86-10-8569-7000 Китай – Ченду Тел.: 86-28-8665-5511 Китай – Чунцин Тел.: 86-23-8980-9588 Китай – Дунгуань Тел.: 86-769-8702-9880 Китай – Гуанчжоу Тел.: 86-20-8755-8029 Китай – Ханчжоу Тел.: 86-571-8792-8115 Китай – САР Гонконг Тел.: 852-2943-5100 Китай – Нанкін Тел.: 86-25-8473-2460 Китай – Циндао Тел.: 86-532-8502-7355 Китай – Шанхай Тел.: 86-21-3326-8000 Китай – Шеньян Тел.: 86-24-2334-2829 Китай – Шеньчжень Тел.: 86-755-8864-2200 Китай – Сучжоу Тел.: 86-186-6233-1526 Китай – Ухань Тел.: 86-27-5980-5300 Китай – Сіань Тел.: 86-29-8833-7252 Китай – Сямень Тел.: 86-592-2388138 Китай – Чжухай Тел.: 86-756-3210040 |
Індія – Бангалор
Тел.: 91-80-3090-4444 Індія – Нью-Делі Тел.: 91-11-4160-8631 Індія - Пуна Тел.: 91-20-4121-0141 Японія – Осака Тел.: 81-6-6152-7160 Японія – Токіо Тел: 81-3-6880-3770 Корея – Тегу Тел.: 82-53-744-4301 Корея – Сеул Тел.: 82-2-554-7200 Малайзія – Куала-Лумпур Тел.: 60-3-7651-7906 Малайзія – Пенанг Тел.: 60-4-227-8870 Філіппіни – Маніла Тел.: 63-2-634-9065 Сінгапур Тел.: 65-6334-8870 Тайвань – Синь Чу Тел.: 886-3-577-8366 Тайвань – Гаосюн Тел.: 886-7-213-7830 Тайвань - Тайбей Тел.: 886-2-2508-8600 Таїланд – Бангкок Тел.: 66-2-694-1351 В'єтнам - Хошимін Тел.: 84-28-5448-2100 |
Австрія – Вельс
Тел.: 43-7242-2244-39 Факс: 43-7242-2244-393 Данія – Копенгаген Тел.: 45-4485-5910 Факс: 45-4485-2829 Фінляндія – Еспоо Тел.: 358-9-4520-820 Франція – Париж Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Німеччина – Гархінг Тел.: 49-8931-9700 Німеччина – Хаан Тел.: 49-2129-3766400 Німеччина – Хайльбронн Тел.: 49-7131-72400 Німеччина – Карлсруе Тел.: 49-721-625370 Німеччина – Мюнхен Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Німеччина – Розенхайм Тел.: 49-8031-354-560 Ізраїль – Раанана Тел.: 972-9-744-7705 Італія – Мілан Тел.: 39-0331-742611 Факс: 39-0331-466781 Італія – Падуя Тел.: 39-049-7625286 Нідерланди – Drunen Тел.: 31-416-690399 Факс: 31-416-690340 Норвегія – Тронхейм Тел.: 47-72884388 Польща – Варшава Тел.: 48-22-3325737 Румунія – Бухарест Tel: 40-21-407-87-50 Іспанія – Мадрид Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Швеція – Гетенберг Tel: 46-31-704-60-40 Швеція – Стокгольм Тел.: 46-8-5090-4654 Великобританія – Вокінгем Тел.: 44-118-921-5800 Факс: 44-118-921-5820 |
© 2022 Microchip Technology Inc. та її дочірні компанії
Документи / Ресурси
 |
MICROCHIP RTG4 Додаток RTG4 FPGAs Design Board and Layout Guidelines [pdfПосібник користувача RTG4 Додаток RTG4 FPGAs Design and Layout Board Guidelines, RTG4, Addendum RTG4 FPGAs Board Design and Layout Guidelines, Design and Layout Guidelines |
