MICROCHIP RTG4 Dodatek RTG4 FPGA Wytyczne dotyczące projektowania i układu płytek

Wstęp

Ten dodatek do dokumentu AC439: Wytyczne dotyczące projektowania i układu płytek dla noty aplikacyjnej RTG4 FPGA zawiera dodatkowe informacje, aby podkreślić, że wytyczne dotyczące dopasowania długości DDR3 opublikowane w wersji 9 lub nowszej mają pierwszeństwo przed układem płytki używanym w zestawie deweloperskim RTG4™. Początkowo zestaw rozwojowy RTG4 był dostępny tylko z Engineering Silicon (ES). Po pierwszym wydaniu zestaw został później wypełniony standardowymi (STD) urządzeniami produkcyjnymi RTG1 o klasie prędkości i -4. Numery katalogowe RTG4-DEV-KIT i RTG4-DEV-KIT-1 są dostarczane odpowiednio z urządzeniami o klasie prędkości STD i -1.
Ponadto ten dodatek zawiera szczegółowe informacje na temat zachowania we/wy urządzenia dla różnych sekwencji włączania i wyłączania zasilania, a także asercji DEVRST_N podczas normalnej pracy.

Analiza układu płyty RTG4-DEV-KIT DDR3

• Zestaw deweloperski RTG4 implementuje 32-bitowy interfejs danych i 4-bitowy ECC DDR3 dla każdego z dwóch wbudowanych kontrolerów RTG4 FDDR i bloków PHY (FDDR East i West). Interfejs jest fizycznie zorganizowany jako pięć pasm bajtów danych.
• Zestaw jest zgodny ze schematem trasowania zgodnie z opisem w sekcji Wytyczne dotyczące układu DDR3 w AC439: Wytyczne dotyczące projektowania i układania płytek dla noty aplikacyjnej RTG4 FPGA. Ponieważ jednak ten zestaw rozwojowy został zaprojektowany przed opublikowaniem noty aplikacyjnej, nie jest zgodny ze zaktualizowanymi wytycznymi dotyczącymi dopasowania długości opisanymi w nocie aplikacyjnej. W specyfikacji DDR3 istnieje ograniczenie +/- 750 ps na skos między strobowaniem danych (DQS) a zegarem DDR3 (CK) na każdym urządzeniu pamięci DDR3 podczas transakcji zapisu (DSS).
• Jeśli przestrzegane są wytyczne dotyczące dopasowania długości w AC439 wersja 9 lub nowsze wersje noty aplikacyjnej, układ płytki RTG4 będzie spełniał limit tDQSS dla urządzeń o klasie prędkości -1 i STD w całym procesie, tomtage, oraz zakres temperaturowy (PVT) obsługiwany przez urządzenia produkcji RTG4. Osiąga się to poprzez uwzględnienie najgorszego przypadku odchylenia wyjściowego między DQS i CK na pinach RTG4. W szczególności podczas korzystania z
  wbudowany kontroler RTG4 FDDR plus PHY, DQS prowadzi CK maksymalnie o 370 ps dla urządzenia o klasie prędkości -1 i DQS prowadzi CK o maksymalnie 447 ps dla urządzenia o klasie prędkości STD, w najgorszych warunkach.
• Na podstawie analizy przedstawionej w tabeli 1-1 zestaw RTG4-DEV-KIT-1 spełnia limity tDQSS na każdym urządzeniu pamięci w najgorszych warunkach pracy dla RTG4 FDDR. Jednak, jak pokazano w Tabeli 1-2, układ RTG4-DEV-KIT, wypełniony urządzeniami RTG4 o klasie prędkości STD, nie spełnia wymagań tDQSS dla czwartego i piątego urządzenia pamięci w topologii przelotnej w najgorszych warunkach pracy dla RTG4 FDDR. Ogólnie rzecz biorąc, RTG4-DEV-KIT jest używany w typowych warunkach, takich jak temperatura pokojowa w środowisku laboratoryjnym. Dlatego ta analiza najgorszego przypadku nie ma zastosowania do zestawu RTG4-DEV-KIT używanego w typowych warunkach. Analiza służy jako exampdowiesz się, dlaczego ważne jest przestrzeganie wytycznych dotyczących dopasowywania długości pamięci DDR3 wymienionych w AC439, tak aby projekt płytki użytkownika spełniał wymogi tDQSS dla zastosowań lotniczych.
• Aby dokładniej omówić ten exampi zademonstrować, jak ręcznie zrekompensować układ płyty RTG4, który nie spełnia wytycznych AC439 dotyczących dopasowania długości DDR3, zestaw RTG4-DEV-KIT z urządzeniami klasy prędkości STD może nadal spełniać wymogi tDQSS na każdym urządzeniu pamięci w najgorszych warunkach, ponieważ wbudowany kontroler RTG4 FDDR plus PHY ma możliwość statycznego opóźnienia sygnału DQS na pas bajtów danych. To przesunięcie statyczne można wykorzystać do zmniejszenia przesunięcia między DQS i CK w urządzeniu pamięci, które ma tDQSS > 750 ps. Zobacz sekcję DRAM Training w UG0573: RTG4 FPGA High Speed ​​DDR Interfaces User Guide, aby uzyskać więcej informacji na temat używania kontroli opóźnienia statycznego (w rejestrze REG_PHY_WR_DQS_SLAVE_RATIO) dla DQS podczas transakcji zapisu. Tej wartości opóźnienia można użyć w Libero® SoC podczas tworzenia instancji kontrolera FDDR z automatyczną inicjalizacją poprzez modyfikację automatycznie wygenerowanego kodu inicjalizacji CoreABC FDDR. Podobny proces można zastosować do układu tablicy użytkownika, który nie spełnia wymagań tDQSS na każdym urządzeniu pamięci.

Tabela 1-1. Ocena obliczeń RTG4-DEV-KIT-1 tDQSS dla części -1 i interfejsu FDDR1

Analiza ścieżki	Długość zegara (mils)	Opóźnienie propagacji zegara (ps)	Długość danych (mils)	Propagacja danych Opóźnienie (ps)	Różnica między CLKDQS ze względu na routing (mils)	tDQSS w każdej pamięci, po pochyleniu płyty + FPGA DQSCLK przekrzywić (ps)
Pamięć FPGA-1	2578	412.48	2196	351.36	61.12	431.12
Pamięć FPGA-2	3107	497.12	1936	309.76	187.36	557.36
Pamięć FPGA-3rd	3634	581.44	2231	356.96	224.48	594.48
Pamięć FPGA-4	4163	666.08	2084	333.44	332.64	702.64
Pamięć FPGA-5	4749	759.84	2848	455.68	304.16	674.16

Notatka: W najgorszym przypadku pochylenie RTG4 FDDR DDR3 DQS-CLK dla urządzeń -1 wynosi maksymalnie 370 ps i minimum 242 ps.

Tabela 1-2. Ocena obliczeń RTG4-DEV-KIT tDQSS dla części STD i interfejsu FDDR1

Analiza ścieżki	Długość zegara (mils)	Opóźnienie propagacji zegara (ps)	Długość danych (mils)	Opóźnienie propagacji danych (ps)	Różnica między CLKDQS ze względu na routing (mils)	tDQSS w każdej pamięci, po pochyleniu płyty + FPGA DQSCLK przekrzywić (ps)
Pamięć FPGA-1	2578	412.48	2196	351.36	61.12	508.12
Pamięć FPGA-2	3107	497.12	1936	309.76	187.36	634.36
Pamięć FPGA-3rd	3634	581.44	2231	356.96	224.48	671.48
Pamięć FPGA-4	4163	666.08	2084	333.44	332.64	779.64
Pamięć FPGA-5	4749	759.84	2848	455.68	304.16	751.16

Notatka:  W najgorszym przypadku pochylenie RTG4 FDDR DDR3 DQS-CLK dla urządzeń STD wynosi maksymalnie 447 ps i minimum 302 ps.
Notatka: W tej analizie wykorzystano szacunkowe opóźnienie propagacji płyty wynoszące 160 ps/cal, npample dla odniesienia. Rzeczywiste opóźnienie propagacji płyty dla płyty użytkownika zależy od konkretnej analizowanej płyty.

Sekwencjonowanie mocy

Ten dodatek do dokumentu AC439: Wytyczne dotyczące projektowania i układania płytek dla noty aplikacyjnej RTG4 FPGA zawiera dodatkowe informacje, aby podkreślić znaczenie przestrzegania wytycznych dotyczących projektowania płytek. Upewnij się, że przestrzegane są wytyczne dotyczące włączania i wyłączania zasilania.

Wzmocnienie
W poniższej tabeli wymieniono zalecane przypadki użycia zasilania i odpowiadające im wytyczne dotyczące uruchamiania.

Tabela 2-1. Wytyczne dotyczące włączania zasilania

Przypadek użycia	Wymóg sekwencji	Zachowanie	Notatki
DEVRST_N Potwierdzane podczas włączania, dopóki wszystkie zasilacze RTG4 nie osiągną zalecanych warunków pracy	Brak konkretnego ramp-wymagane zamówienie. Zaopatrzenie ramp-up musi rosnąć monotonicznie.	Gdy VDD i VPP osiągną progi aktywacji (VDD ~= 0.55V, VPP ~= 2.2V) i DEVRST_N jest zwolniony, licznik opóźnień POR będzie działał ~40 ms typowo (maks. 50 ms), następnie włączenie urządzenia do działania jest zgodne z rysunkami 11 i 12 (DEVRST_N PUFT) z Podręcznik użytkownika kontrolera systemu (UG0576). Innymi słowy, ta sekwencja trwa 40 ms + 1.72036 ms (typowo) od momentu zwolnienia DEVRST_N. Zauważ, że kolejne użycie DEVRST_N nie czeka licznik POR do wykonywania zadań funkcjonalnych, a zatem ta sekwencja zajmuje tylko 1.72036 ms (typowo).	Zgodnie z projektem wyjścia będą wyłączone (tj. unoszą się) podczas włączania zasilania. Po liczniku POR zakończyło się, DEVRST_N zostaje zwolnione, a wszystkie źródła we/wy VDDI osiągnęły swoje ~0.6 V, wówczas wejścia/wyjścia będą trójstanowe z aktywnym słabym podciąganiem, aż wyjścia przejdą do sterowania użytkownika, zgodnie z rysunkami 11 i 12 UG0576. Krytyczne wyjścia, które muszą pozostać niskie podczas włączania zasilania, wymagają zewnętrznego rezystora obniżającego 1 kΩ.
DEVRST_N podciągnięty do VPP i wszystkich dostaw ramp w górę mniej więcej w tym samym czasie	VDDPLL nie może być ostatnie zasilanie do ramp w górę i musi osiągnąć minimalną zalecaną objętość roboczątage przed ostatnią dostawą (VDD lub VDDI) uruchamia rampw górę, aby zapobiec wyjściu blokady PLL usterki. Zobacz Podręcznik użytkownika zasobów zegarowych RTG4 (UG0586), aby uzyskać wyjaśnienie, jak korzystać z CCC/PLL READY_VDDPLL wejście, aby usunąć wymagania dotyczące sekwencjonowania dla zasilacza VDDPLL. Albo podłącz SERDES_x_Lyz_VDDAIO do tego samego zasilania co VDD, albo upewnij się, że włączają się jednocześnie.	Gdy VDD i VPP osiągną progi aktywacji (VDD ~= 0.55 V, VPP ~= 2.2 V), Uruchomi się licznik opóźnienia POR 50 ms. Przestrzegane jest uruchamianie urządzenia zgodnie z czasem działania Rysunki 9 i 10 (VDD PUFT) w Podręczniku użytkownika kontrolera systemu (UG0576). Innymi słowy, całkowity czas wynosi 57.95636 ms.	Zgodnie z projektem wyjścia będą wyłączone (tj. unoszą się) podczas włączania zasilania. Po liczniku POR zakończyło się, DEVRST_N zostaje zwolnione i wszystkie zasoby VDDI IO osiągnęły swoje ~0.6 V, wówczas wejścia/wyjścia będą trójstanowe z aktywnym słabym podciąganiem, aż wyjścia przejdą do sterowania użytkownika, zgodnie z rysunkami 9 i 10 UG0576. Krytyczne wyjścia, które muszą pozostać niskie podczas włączania zasilania, wymagają zewnętrznego rezystora obniżającego 1 kΩ.

Przypadek użycia	Wymóg sekwencji	Zachowanie	Notatki
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	Sekwencja wymieniona w kolumnie scenariusza. DEVRST_N jest podciągnięty do VPP.	Gdy VDD i VPP osiągną progi aktywacji (VDD ~= 0.55 V, VPP ~= 2.2 V), 50 ms Uruchomi się licznik opóźnień POR. Włączenie urządzenia do czasu działania jest zgodne z rysunkami 9 i 10 (VDD PUFT) z dnia Podręcznik użytkownika kontrolera systemu (UG0576). Zakończenie sekwencji włączania zasilania urządzenia i włączanie zasilania do taktowania funkcjonalnego opiera się na ostatnim włączonym zasilaniu VDDI.	Zgodnie z projektem wyjścia będą wyłączone (tj. unoszą się) podczas włączania zasilania. Po liczniku POR zakończyło się, DEVRST_N zostaje zwolnione, a wszystkie źródła we/wy VDDI osiągnęły swoje ~0.6 V, wówczas IO będą trójstanowe z aktywnym słabym podciąganiem, aż wyjścia przejdą do sterowania użytkownika, zgodnie z rysunkami 9 i 10 UG0576. Brak słabej aktywacji pull-up podczas włączania zasilania, dopóki wszystkie zasilacze VDDI nie osiągną ~ 0.6 V. Kluczowa korzyść tej sekwencji jest to, że dociera ostatnia dostawa VDDI ten próg aktywacji nie będzie miał aktywowanego słabego podciągania i zamiast tego przejdzie bezpośrednio z trybu wyłączonego do trybu zdefiniowanego przez użytkownika. Może to pomóc zminimalizować liczbę zewnętrznych rezystorów obniżających 1K wymaganych w projektach, w których większość banków we/wy jest zasilana przez ostatnie VDDI. Aby wszystkie inne banki we/wy zasilane przez dowolne zasilanie VDDI inne niż ostatnie zasilanie VDDI miało wzrosnąć, krytyczne wyjścia, które muszą pozostać niskie podczas włączania zasilania, wymagają zewnętrznego rezystora obniżającego 1 kΩ.
Poczekaj co najmniej 51 ms ->
VDDI (wszystkie we/wy banki)
OR
VDD/ SERDES_VD DAIO ->
VPP/ VDDPLL/ 3.3V_VDDI ->
Poczekaj co najmniej 51 ms ->
VDDI (nie-3.3V_VD DI)

 Rozważania podczas asercji DEVRST_N i wyłączania

Jeśli AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note nie są przestrzegane, prosimy ponownieview następujące szczegóły:

1. Dla podanych sekwencji wyłączania w Tabeli 2-2 użytkownik może zaobserwować usterki we/wy lub zdarzenia związane z prądem rozruchowym i przejściowym.
2. Jak stwierdzono w Powiadomieniu doradczym klienta (CAN) 19002.5, odchylenie od sekwencji wyłączania zalecanej w arkuszu danych RTG4 może wywołać przejściowy prąd w zasilaniu 1.2 V VDD. Jeśli zasilanie 3.3 V VPP wynosi ramped przed zasilaniem VDD 1.2 V, na VDD zostanie zaobserwowany przejściowy prąd, gdy VPP i DEVRST_N (zasilany przez VPP) osiągną około 1.0 V. Ten przejściowy prąd nie występuje, jeśli VPP jest wyłączany jako ostatni, zgodnie z zaleceniami arkusza danych.
   1. Wielkość i czas trwania prądu przejściowego zależą od projektu zaprogramowanego w FPGA, określonej pojemności odsprzęgającej płytki i przejściowej odpowiedzi 1.2 V vol.tage regulator. W rzadkich przypadkach zaobserwowano przejściowy prąd do 25 A (lub 30 W przy nominalnym zasilaniu 1.2 V VDD). Ze względu na rozproszony charakter tego przejściowego prądu VDD w całej strukturze FPGA (nie jest zlokalizowany w określonym obszarze) i jego krótki czas trwania, nie ma obaw o niezawodność, jeśli stan przejściowy przy wyłączeniu zasilania wynosi 25 A lub mniej.
   2. Jako najlepszą praktykę projektową, postępuj zgodnie z zaleceniami arkusza danych, aby uniknąć prądu przejściowego.
3. Zakłócenia wejścia/wyjścia mogą wynosić około 1.7 V przez 1.2 ms.
   1. Można zaobserwować dużą usterkę na wyjściach sterujących stanem niskim lub trójstanowym.
   2. Można zaobserwować niski błąd na wyjściach sterujących High (niskiego zakłócenia nie można złagodzić przez dodanie 1 KΩ pull-down).
4. Wyłączenie zasilania VDDIx najpierw pozwala na monotoniczne przejście z wysokiego na niski, ale wyjście na krótko obniża się, co może wpłynąć na płytę użytkownika, która próbuje zewnętrznie podnieść moc wyjściową, gdy zasilanie RTG4 VDDIx jest wyłączone. RTG4 wymaga, aby pady we/wy nie były napędzane z zewnątrz powyżej obj. zasilania banku VDDIxtagDlatego jeśli zewnętrzny rezystor zostanie dodany do innej szyny zasilającej, powinien on zostać wyłączony jednocześnie z zasilaniem VDDIx.
   Tabela 2-2. Scenariusze usterki we/wy w przypadku nieprzestrzegania zalecanej sekwencji wyłączania w AC439

   Domyślny stan wyjścia	VDD (1.2 V)	VDDIx (<3.3 V) VDDIx (3.3 V)	VPP (3.3 V)	DEVRST_N	Zachowanie przy wyłączaniu
   					Usterka wejścia/wyjścia	Bieżący pośpiech
   I/O Driving Low lub Tristated	Ramp dół po VPP w dowolnej kolejności		Ramp najpierw w dół	Związany z VPP	Tak1	Tak
   	Ramp dół w dowolnej kolejności po potwierdzeniu DEVRST_N			Potwierdzone przed dostawami ramp w dół	Tak1	NIE
   Wysoka prędkość we/wy	Ramp dół po VPP w dowolnej kolejności		Ramp najpierw w dół	Związany z VPP	Tak	Tak
   	Ramp dół w dowolnej kolejności przed VPP		Ramp w dół ostatni	Związany z VPP	Nr 2	NIE
   	Ramp dół w dowolnej kolejności po potwierdzeniu DEVRST_N			Potwierdzone przed dostawami ramp w dół	Tak	NIE

   1. Zewnętrzny rezystor obniżający 1 KΩ jest zalecany w celu złagodzenia wysokiego poziomu zakłóceń na krytycznych wejściach/wyjściach, które muszą pozostać w stanie niskim podczas wyłączania zasilania.
   2. Niska usterka jest obserwowana tylko w przypadku wejścia/wyjścia, które jest zewnętrznie podłączone do zasilacza, który pozostaje zasilany jako VPP ramps w dół. Jest to jednak naruszenie zalecanych warunków pracy urządzenia, ponieważ PAD nie może być wysoki po odpowiednim VDDIx rampjest w dół.
5. Jeśli potwierdzono DEVRST_N, użytkownik może zobaczyć niski błąd na dowolnym wyjściu we/wy, które jest wysokie, a także zewnętrznie podciągnięte przez rezystor do VDDI. na przykładample, z rezystorem podciągającym 1KΩ, niski błąd osiągający minimalną głośnośćtage 0.4 V o czasie trwania 200 ns może wystąpić przed obróbką wyjścia.

Notatka: DEVRST_N nie może być wyciągnięty powyżej VPP voltagmi. Aby tego uniknąć, zdecydowanie zaleca się przestrzeganie sekwencji włączania i wyłączania zasilania opisanych w AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note.

Historia rewizji

Historia zmian opisuje zmiany, które zostały wprowadzone w dokumencie. Zmiany są wymienione według wersji, począwszy od bieżącej publikacji.

Tabela 3-1. Historia zmian

Rewizja	Data	Opis
A	04/2022	• Podczas asercji DEVRST_N wszystkie wejścia/wyjścia RTG4 będą trójstanowe. Wyjścia, które są sterowane wysoko przez strukturę FPGA i zewnętrznie wyciągnięte wysoko na płytce, mogą napotkać niski błąd przed wejściem w stan trójstanowy. Projekt płytki z takim scenariuszem wyjściowym musi zostać przeanalizowany, aby zrozumieć wpływ wzajemnych połączeń z wyjściami FPGA, które mogą powodować zakłócenia, gdy potwierdzono DEVRST_N. Aby uzyskać więcej informacji, zobacz krok 5 w sekcji 2.2. Rozważania podczas asercji DEVRST_N i wyłączania. • Zmieniono nazwę Wyłączać do sekcji 2.2. Rozważania podczas asercji DEVRST_N i wyłączania. • Konwertowane na szablon Microchip.
2	02/2022	• Dodano sekcję Power-Up. • Dodano sekcję Sekwencjonowanie zasilania.
1	07/2019	Pierwsza publikacja tego dokumentu.

Obsługa mikrochipów FPGA

Grupa produktów Microchip FPGA wspiera swoje produkty różnymi usługami wsparcia, w tym Customer Service, Customer Technical Support Center, a webi biura sprzedaży na całym świecie. Klientom sugeruje się odwiedzenie zasobów internetowych firmy Microchip przed skontaktowaniem się z pomocą techniczną, ponieważ jest bardzo prawdopodobne, że na ich pytania zostały już udzielone odpowiedzi.
Skontaktuj się z Centrum Wsparcia Technicznego poprzez webna stronie www.microchip.com/support. Podaj numer części urządzenia FPGA, wybierz odpowiednią kategorię obudowy i prześlij projekt files podczas tworzenia zgłoszenia do pomocy technicznej.
Skontaktuj się z działem obsługi klienta, aby uzyskać nietechniczne wsparcie dotyczące produktu, takie jak wycena produktów, aktualizacje produktów, informacje o aktualizacjach, status zamówienia i autoryzacja.

• Z Ameryki Północnej zadzwoń pod numer 800.262.1060
• reszta świata, zadzwoń pod numer 650.318.4460
• Faks z dowolnego miejsca na świecie: 650.318.8044

Mikrochip Webstrona

Firma Microchip zapewnia wsparcie online za pośrednictwem naszego webmiejsce na www.microchip.com/. Ten webstrona służy do tworzenia files i informacje łatwo dostępne dla klientów. Niektóre z dostępnych treści obejmują:

• Wsparcie produktu – Arkusze danych i errata, uwagi aplikacyjne i sampprogramy, zasoby projektowe, podręczniki użytkownika i dokumenty pomocy technicznej dotyczące sprzętu, najnowsze wersje oprogramowania i oprogramowanie archiwalne
• Ogólne wsparcie techniczne – Często zadawane pytania (FAQ), prośby o pomoc techniczną, internetowe grupy dyskusyjne, lista członków programu partnerskiego firmy Microchip
• Biznes Microchip – Przewodniki wyboru i zamawiania produktów, najnowsze komunikaty prasowe firmy Microchip, wykazy seminariów i wydarzeń, wykazy biur sprzedaży, dystrybutorów i przedstawicieli fabrycznych firmy Microchip

Usługa powiadamiania o zmianie produktu

Usługa powiadamiania o zmianach produktów firmy Microchip pomaga na bieżąco informować klientów o produktach firmy Microchip. Subskrybenci otrzymają powiadomienie e-mail o zmianach, aktualizacjach, poprawkach lub erratach związanych z określoną rodziną produktów lub interesującym narzędziem programistycznym.
Aby się zarejestrować, przejdź do www.microchip.com/pcn i postępuj zgodnie z instrukcją rejestracji.

Obsługa klienta

Użytkownicy produktów Microchip mogą uzyskać pomoc za pośrednictwem kilku kanałów:

• Dystrybutor lub przedstawiciel
• Lokalne Biuro Sprzedaży
• Inżynier ds. rozwiązań wbudowanych (ESE)
• Wsparcie techniczne

Klienci powinni skontaktować się ze swoim dystrybutorem, przedstawicielem lub ESE w celu uzyskania wsparcia. Lokalne biura sprzedaży są również dostępne, aby pomóc klientom. Lista biur sprzedaży i lokalizacji znajduje się w tym dokumencie.
Pomoc techniczna jest dostępna poprzez webstrona pod adresem: www.microchip.com/support

Funkcja ochrony kodu mikroprocesorowego

Należy zwrócić uwagę na następujące szczegóły dotyczące funkcji ochrony kodu w produktach Microchip:

• Produkty Microchip spełniają specyfikacje zawarte w ich konkretnych Kartach Danych Microchip.
• Firma Microchip uważa, że ​​jej rodzina produktów jest bezpieczna, gdy jest używana zgodnie z przeznaczeniem, zgodnie ze specyfikacjami roboczymi i w normalnych warunkach.
• Microchip ceni i agresywnie chroni swoje prawa własności intelektualnej. Próby naruszenia funkcji ochrony kodu produktu Microchip są surowo zabronione i mogą naruszać ustawę Digital Millennium Copyright Act.
• Ani Microchip, ani żaden inny producent półprzewodników nie może zagwarantować bezpieczeństwa swojego kodu. Ochrona kodu nie oznacza, że ​​gwarantujemy, że produkt jest „niezniszczalny”. Ochrona kodu stale ewoluuje. Microchip zobowiązuje się do ciągłego ulepszania funkcji ochrony kodu naszych produktów.

Informacja prawna

• Niniejsza publikacja i zawarte w niej informacje mogą być wykorzystywane wyłącznie z produktami firmy Microchip, w tym do projektowania, testowania i integrowania produktów firmy Microchip z aplikacją użytkownika. Wykorzystanie tych informacji w jakikolwiek inny sposób narusza niniejsze warunki. Informacje dotyczące aplikacji urządzenia są podane wyłącznie dla Twojej wygody i mogą zostać zastąpione
  przez aktualizacje. Twoim obowiązkiem jest upewnienie się, że Twoja aplikacja jest zgodna ze specyfikacjami. Aby uzyskać dodatkowe wsparcie, skontaktuj się z lokalnym biurem sprzedaży firmy Microchip lub uzyskaj dodatkowe wsparcie pod adresem www.microchip.com/en-us/support/design-help/client-support-services.
• NINIEJSZE INFORMACJE SĄ DOSTARCZANE PRZEZ MICROCHIP „TAK JAK JEST”. MICROCHIP NIE SKŁADA ŻADNYCH OŚWIADCZEŃ ANI NIE UDZIELA ŻADNYCH GWARANCJI WYRAŹNYCH LUB DOROZUMIANYCH, PISEMNYCH ANI USTNYCH, USTAWOWYCH
  LUB W INNY SPOSÓB, ZWIĄZANY Z INFORMACJAMI, W TYM MIĘDZY INNYMI DOROZUMIANYMI GWARANCJAMI NIENARUSZANIA PRAW, PRZYDATNOŚCI HANDLOWEJ I PRZYDATNOŚCI DO OKREŚLONEGO CELU LUB GWARANCJI DOTYCZĄCYCH STANU, JAKOŚCI LUB WYDAJNOŚCI.
• W ŻADNYM WYPADKU MICROCHIP NIE PONOSI ODPOWIEDZIALNOŚCI ZA JAKIEKOLWIEK POŚREDNIE, SPECJALNE, KARNE, PRZYPADKOWE LUB WTÓRNE STRATY, USZKODZENIA, KOSZTY LUB WYDATKI JAKIEGOKOLWIEK RODZAJU ZWIĄZANE Z INFORMACJAMI LUB ICH WYKORZYSTANIEM, NIEZALEŻNIE OD PRZYCZYNY, NAWET JEŚLI MICROCHIP ZOSTAŁ POINFORMOWANY O MOŻLIWOŚCI LUB SZKODY SĄ PRZEWIDYWALNE. W PEŁNYM ZAKRESIE DOZWOLONYM PRZEZ PRAWO, CAŁKOWITA ODPOWIEDZIALNOŚĆ MICROCHIP ZA WSZYSTKIE ROSZCZENIA W JAKIKOLWIEK SPOSÓB ZWIĄZANE Z INFORMACJAMI LUB ICH WYKORZYSTANIEM NIE PRZEKROCZY KWOTY OPŁAT, JEŚLI TAKIE BYŁY, KTÓRE ZAPŁACIŁEŚ BEZPOŚREDNIO MICROCHIP ZA INFORMACJE.
  Korzystanie z urządzeń Microchip w podtrzymywaniu życia i/lub aplikacjach bezpieczeństwa odbywa się wyłącznie na ryzyko kupującego, a kupujący zgadza się bronić, zabezpieczać i chronić Microchip przed wszelkimi szkodami, roszczeniami, pozwami lub wydatkami wynikającymi z takiego użytkowania. Żadne licencje nie są przekazywane, w sposób dorozumiany lub inny, na mocy jakichkolwiek praw własności intelektualnej Microchip, chyba że zaznaczono inaczej.

Znaki towarowe

• Nazwa i logo Microchip, logo Microchip, Adaptec, AnyRate, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, logo SST, SuperFlash , Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron i XMEGA są zastrzeżonymi znakami towarowymi firmy Microchip Technology Incorporated w USA i innych krajach.
• AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSyncch, Flashtec, Hyper Speed ​​Control, HyperLight Load, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, WinPath i ZL są zastrzeżonymi znakami towarowymi firmy Microchip Technology Incorporated w USA
• Tłumienie sąsiadujących klawiszy, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, DAM , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, programowanie szeregowe w obwodzie, ICSP, INICnet, inteligentne połączenie równoległe, łączność między chipami, JitterBlocker, pokrętło na wyświetlaczu, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE , Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect i ZENA są znakami towarowymi firmy Microchip Technology Incorporated w
  Stany Zjednoczone i inne kraje.
• SQTP jest znakiem usługowym firmy Microchip Technology Incorporated w USA. Logo Adaptec, Frequency on Demand, Silicon Storage Technology, Symmcom i Trusted Time są zastrzeżonymi znakami towarowymi firmy Microchip Technology Inc. w innych krajach.
• GestIC jest zarejestrowanym znakiem towarowym firmy Microchip Technology Germany II GmbH & Co. KG, spółki zależnej Microchip Technology Inc., w innych krajach.
  Wszystkie inne znaki towarowe wymienione w niniejszym dokumencie są własnością odpowiednich firm.
  © 2022, Microchip Technology Incorporated i jej spółki zależne. Wszelkie prawa zastrzeżone.
  Numer ISBN-a: 978-1-6683-0362-7

System Zarządzania Jakością

Aby uzyskać informacje dotyczące systemów zarządzania jakością firmy Microchip, odwiedź stronę www.microchip.com/jakość.

Sprzedaż i serwis na całym świecie

AMERYKA	AZJA/PACYFIK	AZJA/PACYFIK	EUROPA
Biuro korporacyjne 2355 West Chandler Blvd. Chandlera, AZ 85224-6199 Telefon: 480-792-7200 Faks: 480-792-7277 Wsparcie techniczne: www.microchip.com/support Web Adres: www.microchip.com Atlanta Duluth, GA Telefon: 678-957-9614 Faks: 678-957-1455 Austin, Teksas Telefon: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Faks: 774-760-0088 Chicago Itasca, IL Telefon: 630-285-0071 Faks: 630-285-0075 Dallas Addison, TX Telefon: 972-818-7423 Faks: 972-818-2924 Detroit Novi, MI Telefon: 248-848-4000 Houston, Teksas Telefon: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Faks: 317-773-5453 Telefon: 317-536-2380 Los Angeles Mission Viejo, Kalifornia Tel: 949-462-9523 Faks: 949-462-9608 Telefon: 951-273-7800 Raleigh, Karolina Północna Telefon: 919-844-7510 Nowy Jork, NY Telefon: 631-435-6000 San Jose, Kalifornia Telefon: 408-735-9110 Telefon: 408-436-4270 Kanada – Toronto Telefon: 905-695-1980 Faks: 905-695-2078	Australia – Sydney Telefon: 61-2-9868-6733 Chiny – Pekin Telefon: 86-10-8569-7000 Chiny – Chengdu Telefon: 86-28-8665-5511 Chiny – Chongqing Telefon: 86-23-8980-9588 Chiny – Dongguan Telefon: 86-769-8702-9880 Chiny – Kanton Telefon: 86-20-8755-8029 Chiny – Hangzhou Telefon: 86-571-8792-8115 Chiny – Hongkong SAR Telefon: 852-2943-5100 Chiny – Nankin Telefon: 86-25-8473-2460 Chiny – Qingdao Telefon: 86-532-8502-7355 Chiny – Szanghaj Telefon: 86-21-3326-8000 Chiny – Shenyang Telefon: 86-24-2334-2829 Chiny – Shenzhen Telefon: 86-755-8864-2200 Chiny – Suzhou Telefon: 86-186-6233-1526 Chiny – Wuhan Telefon: 86-27-5980-5300 Chiny – Xian Telefon: 86-29-8833-7252 Chiny – Xiamen Telefon: 86-592-2388138 Chiny – Zhuhai Telefon: 86-756-3210040	Indie – Bangalore Telefon: 91-80-3090-4444 Indie – Nowe Delhi Telefon: 91-11-4160-8631 Indie – Pune Telefon: 91-20-4121-0141 Japonia – Osaka Telefon: 81-6-6152-7160 Japonia – Tokio Tel: 81-3-6880-3770 Korea – Daegu Telefon: 82-53-744-4301 Korea – Seul Telefon: 82-2-554-7200 Malezja - Kuala Lumpur Telefon: 60-3-7651-7906 Malezja – Penang Telefon: 60-4-227-8870 Filipiny – Manila Telefon: 63-2-634-9065 Singapur Telefon: 65-6334-8870 Tajwan – Hsin Chu Telefon: 886-3-577-8366 Tajwan – Kaohsiung Telefon: 886-7-213-7830 Tajwan – Tajpej Telefon: 886-2-2508-8600 Tajlandia – Bangkok Telefon: 66-2-694-1351 Wietnam – Ho Chi Minh Telefon: 84-28-5448-2100	Austria – Wels Telefon: 43-7242-2244-39 Faks: 43-7242-2244-393 Dania – Kopenhaga Telefon: 45-4485-5910 Faks: 45-4485-2829 Finlandia – Espoo Telefon: 358-9-4520-820 Francja – Paryż Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Niemcy – Garching Telefon: 49-8931-9700 Niemcy – Haan Telefon: 49-2129-3766400 Niemcy – Heilbronn Telefon: 49-7131-72400 Niemcy – Karlsruhe Telefon: 49-721-625370 Niemcy – Monachium Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Niemcy – Rosenheim Telefon: 49-8031-354-560 Izrael – Ra'anana Telefon: 972-9-744-7705 Włochy – Mediolan Telefon: 39-0331-742611 Faks: 39-0331-466781 Włochy – Padwa Telefon: 39-049-7625286 Holandia – Drunen Telefon: 31-416-690399 Faks: 31-416-690340 Norwegia – Trondheim Telefon: 47-72884388 Polska – Warszawa Telefon: 48-22-3325737 Rumunia – Bukareszt Tel: 40-21-407-87-50 Hiszpania – Madryt Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Szwecja – Göteborg Tel: 46-31-704-60-40 Szwecja – Sztokholm Telefon: 46-8-5090-4654 Wielka Brytania – Wokingham Telefon: 44-118-921-5800 Faks: 44-118-921-5820

© 2022 Microchip Technology Inc. i jej spółki zależne

Dokumenty / Zasoby

MICROCHIP RTG4 Dodatek RTG4 FPGA Wytyczne dotyczące projektowania i układu płytek [plik PDF] Instrukcja użytkownika Dodatek RTG4 RTG4 Wytyczne dotyczące projektowania i układu płytek FPGA, RTG4, Dodatek RTG4 FPGA Wytyczne dotyczące projektowania i układu płytek, Wytyczne dotyczące projektowania i układu

Odniesienia

• Instrukcja obsługi