MICROCHIP RTG4 Anexo RTG4 FPGAs Pautas de deseño e disposición de placas

Introdución

Este anexo a AC439: Pautas de deseño e deseño de placas para a Nota de aplicación de FPGA RTG4, ofrece información complementaria para enfatizar que as directrices de coincidencia de lonxitudes DDR3 publicadas na revisión 9 ou posterior teñen prioridade sobre a disposición da placa utilizada para o kit de desenvolvemento RTG4™. Inicialmente, o kit de desenvolvemento RTG4 só estaba dispoñible con Engineering Silicon (ES). Despois do lanzamento inicial, o kit foi máis tarde poboado con dispositivos de produción RTG1 de grao de velocidade estándar (STD) e de grao de velocidade -4. Os números de peza RTG4-DEV-KIT e RTG4-DEV-KIT-1 veñen con dispositivos de grao de velocidade STD e grao de velocidade -1 respectivamente.
Ademais, este anexo inclúe detalles sobre o comportamento de E/S do dispositivo para varias secuencias de encendido e apagado, así como a afirmación DEVRST_N durante o funcionamento normal.

Análise da disposición da placa RTG4-DEV-KIT DDR3

• O kit de desenvolvemento RTG4 implementa unha interface DDR32 ECC de 4 bits e datos de 3 bits para cada un dos dous controladores RTG4 FDDR e bloques PHY integrados (FDDR East e West). A interface está organizada fisicamente como cinco carriles de bytes de datos.
• O kit segue o esquema de enrutamento que se describe na sección Directrices de deseño DDR3 de AC439: Directrices de deseño e deseño de placas para a Nota de aplicación RTG4 FPGA. Non obstante, dado que este kit de desenvolvemento foi deseñado antes de publicar a nota da aplicación, non se axusta ás directrices actualizadas de coincidencia de lonxitudes descritas na nota da aplicación. Na especificación DDR3, hai un límite de +/- 750 ps no sesgo entre o estrobo de datos (DQS) e o reloxo DDR3 (CK) en cada dispositivo de memoria DDR3 durante unha transacción de escritura (DSS).
• Cando se seguen as directrices de coincidencia de lonxitude da AC439 revisión 9 ou versións posteriores da nota da aplicación, o deseño da placa RTG4 cumprirá o límite tDQSS para os dispositivos de grao de velocidade -1 e STD durante todo o proceso, vol.tage, e rango de operación de temperatura (PVT) compatible con dispositivos de produción RTG4. Isto conséguese tendo en conta o sesgo de saída do peor dos casos entre DQS e CK nos pinos RTG4. En concreto, ao utilizar o
  controlador FDDR incorporado RG4 máis PHY, o DQS leva CK en 370 ps como máximo para un dispositivo de grao de velocidade -1 e DQS leva CK en 447 ps como máximo para un dispositivo de grao de velocidade STD, no peor dos casos.
• Segundo a análise que se mostra na Táboa 1-1, o RTG4-DEV-KIT-1 cumpre os límites de tDQSS en cada dispositivo de memoria, no peor dos casos, nas condicións de funcionamento do RTG4 FDDR. Non obstante, como se mostra na Táboa 1-2, o deseño RTG4-DEV-KIT, poboado con dispositivos RTG4 de grao de velocidade STD, non cumpre con tDQSS para os dispositivos de memoria cuarto e quinto na topoloxía de paso, no peor dos casos. para o RTG4 FDDR. En xeral, o RTG4-DEV-KIT úsase en condicións típicas, como a temperatura ambiente nun ambiente de laboratorio. Polo tanto, esta análise do peor dos casos non é aplicable ao RTG4-DEV-KIT usado en condicións típicas. A análise serve como exampde por que é importante seguir as directrices de coincidencia de lonxitudes DDR3 enumeradas en AC439, para que o deseño dun taboleiro de usuario cumpra con tDQSS para unha aplicación de voo.
• Para seguir elaborando este example e demostra como compensar manualmente un deseño da placa RTG4 que non pode cumprir as directrices de coincidencia de lonxitude AC439 DDR3, o RTG4-DEV-KIT con dispositivos de grao de velocidade STD aínda pode cumprir tDQSS en cada dispositivo de memoria, no peor dos casos, porque o controlador RTG4 FDDR integrado máis PHY ten a capacidade de atrasar estáticamente o sinal DQS por carril de bytes de datos. Este desprazamento estático pódese utilizar para reducir o sesgo entre DQS e CK nun dispositivo de memoria que teña un tDQSS > 750 ps. Consulte a sección de adestramento de DRAM, en UG0573: RTG4 FPGA High Speed ​​DDR Interfaces User Guide para obter máis información sobre o uso dos controis de retardo estático (no rexistro REG_PHY_WR_DQS_SLAVE_RATIO) para DQS durante unha transacción de escritura. Este valor de atraso pódese usar en Libero® SoC cando se crea unha instancia dun controlador FDDR con inicialización automática modificando o código de inicialización CoreABC FDDR xerado automaticamente. Pódese aplicar un proceso similar a un deseño de tarxeta de usuario que non cumpre con tDQSS en cada dispositivo de memoria.

Táboa 1-1. Avaliación do cálculo tDQSS RTG4-DEV-KIT-1 para pezas -1 e interface FDDR1

Camiño analizado	Lonxitude do reloxo (mils)	Retraso de propagación do reloxo (ps)	Lonxitude de datos (mils)	Propagación de datos n Retraso (ps)	Diferenza entre CLKDQS debido ao enrutamento (mils)	tDQSS en cada memoria, despois do sesgo da placa + FPGA DQSCLK sesgo (ps)
Memoria FPGA-1	2578	412.48	2196	351.36	61.12	431.12
Memoria FPGA-2	3107	497.12	1936	309.76	187.36	557.36
Memoria FPGA-3	3634	581.44	2231	356.96	224.48	594.48
Memoria FPGA-4	4163	666.08	2084	333.44	332.64	702.64
Memoria FPGA-5	4749	759.84	2848	455.68	304.16	674.16

Nota: No peor dos casos, o sesgo RTG4 FDDR DDR3 DQS-CLK para dispositivos -1 é de 370 ps como máximo e 242 ps como mínimo.

Táboa 1-2. Avaliación do cálculo tDQSS RTG4-DEV-KIT para pezas STD e interface FDDR1

Camiño analizado	Lonxitude do reloxo (mils)	Retraso de propagación do reloxo (ps)	Lonxitude de datos (mils)	Retraso da propagación de datos (ps)	Diferenza entre CLKDQS debido ao enrutamento (mils)	tDQSS en cada memoria, despois do sesgo da placa + FPGA DQSCLK sesgo (ps)
Memoria FPGA-1	2578	412.48	2196	351.36	61.12	508.12
Memoria FPGA-2	3107	497.12	1936	309.76	187.36	634.36
Memoria FPGA-3	3634	581.44	2231	356.96	224.48	671.48
Memoria FPGA-4	4163	666.08	2084	333.44	332.64	779.64
Memoria FPGA-5	4749	759.84	2848	455.68	304.16	751.16

Nota:  No peor dos casos, o sesgo RTG4 FDDR DDR3 DQS-CLK para dispositivos STD é de 447 ps como máximo e 302 ps como mínimo.
Nota: A estimación do atraso de propagación da placa de 160 ps/polgada utilizouse nesta análise, por exemploample como referencia. O atraso real de propagación da tarxeta para unha tarxeta de usuario depende da tarxeta específica que se está a analizar.

Secuenciación de potencia

Este anexo a AC439: Pautas de deseño e deseño de placas para a Nota de aplicación de FPGA RTG4, ofrece información complementaria para enfatizar a importancia de seguir as Directrices de deseño de placas. Asegúrese de que se seguen as directrices con respecto ao encendido e ao apagado.

Encendido
A seguinte táboa enumera os casos de uso recomendados de encendido e as súas correspondentes pautas de encendido.

Táboa 2-1. Pautas de encendido

Caso de uso	Requisito de secuencia	Comportamento	Notas
DEVRST_N Afirmado durante o encendido, ata que todas as fontes de alimentación RTG4 acadaron as condicións de funcionamento recomendadas	Sen r específicoamp-Requírese pedido. Subministración ramp-up debe subir monótonamente.	Unha vez que VDD e VPP alcanzan os limiares de activación (VDD ~= 0.55 V, VPP ~= 2.2 V) e Lanzouse DEVRST_N, o contador de atraso POR funcionará durante ~40 ms típico (50 ms máx.), a continuación, o dispositivo encender o funcionamento cumpre as figuras 11 e 12 (DEVRST_N PUFT) de Guía do usuario do controlador do sistema (UG0576). Noutras palabras, esta secuencia leva 40 ms + 1.72036 ms (típico) desde o punto en que DEVRST_N foi liberado. Teña en conta que o uso posterior de DEVRST_N non agarda o contador POR para realizar tarefas funcionais e, polo tanto, esta secuencia leva só 1.72036 ms (típico).	Por deseño, as saídas desactivaranse (é dicir, flotan) durante o encendido. Unha vez que o contador POR completouse, DEVRST_N é liberado e todas as fontes de E/S VDDI chegaron ao seu ~ 0.6 V, entón as E/S estarán trimarcadas coa activación do pull-up débil, ata que as saídas pasen ao control do usuario, segundo as Figuras 11 e 12 de UG0576. As saídas críticas que deben permanecer baixas durante o encendido requiren unha resistencia de extracción externa de 1K-ohm.
DEVRST_N tirado ata VPP e todos os suministros ramp arriba aproximadamente ao mesmo tempo	VDDPLL non debe ser o última fonte de alimentación a ramp arriba, e debe alcanzar o vol. operativo mínimo recomendadotage antes da última subministración (VDD ou VDDI) comeza ramppara evitar a saída de bloqueo PLL fallos. Consulte a Guía do usuario de recursos de temporización RTG4 (UG0586) para obter unha explicación de como usar CCC/PLL READY_VDDPLL entrada para eliminar os requisitos de secuenciación para a fonte de alimentación VDDPLL. Ata SERDES_x_Lyz_VDDAIO á mesma fonte que VDD ou asegúrate de que se encendan simultaneamente.	Unha vez que VDD e VPP alcanzan os limiares de activación (VDD ~= 0.55 V, VPP ~= 2.2 V) Executarase o contador de atraso POR de 50 ms. Cúmprase o encendido do dispositivo ata o tempo funcional Figuras 9 e 10 (VDD PUFT) da Guía do usuario do controlador do sistema (UG0576). Noutras palabras, o tempo total é de 57.95636 ms.	Por deseño, as saídas desactivaranse (é dicir, flotan) durante o encendido. Unha vez que o contador POR completouse, DEVRST_N está liberado e todas as fontes de E/S VDDI chegaron ao seu ~ 0.6 V, entón as E/S estarán trimarcadas coa activación do pull-up débil, ata que as saídas pasen ao control do usuario, segundo as Figuras 9 e 10 de UG0576. As saídas críticas que deben permanecer baixas durante o encendido requiren unha resistencia de extracción externa de 1K-ohm.

Caso de uso	Requisito de secuencia	Comportamento	Notas
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	Secuencia listada na columna Escenario. DEVRST_N lévase a VPP.	Unha vez que VDD e VPP alcanzan os limiares de activación (VDD ~= 0.55 V, VPP ~= 2.2 V) os 50 ms O contador de atraso POR executarase. O encendido do dispositivo para a sincronización funcional cumpre as figuras 9 e 10 (VDD PUFT) de Guía do usuario do controlador do sistema (UG0576). A finalización da secuencia de acendido do dispositivo e o encendido ata a sincronización funcional baséase na última fonte VDDI que se acendeu.	Por deseño, as saídas desactivaranse (é dicir, flotan) durante o encendido. Unha vez que o contador POR completouse, DEVRST_N é liberado e todas as fontes de E/S VDDI chegaron ao seu ~ 0.6 V, entón os IOs estarán trimarcados coa activación do pull-up débil, ata que as saídas pasen ao control do usuario, segundo as figuras 9 e 10 de UG0576. Non hai activación de pull-up débil durante o encendido ata que todas as fontes VDDI alcancen ~0.6 V. O beneficio clave desta secuencia é que a última subministración VDDI que chega este limiar de activación non terá activado o pull-up débil e pasará directamente do modo desactivado ao modo definido polo usuario. Isto pode axudar a minimizar o número de resistencias extraíbles externas de 1K necesarias para os deseños que teñen a maioría dos bancos de E/S alimentados polo último VDDI en aumento. Para todos os demais bancos de E/S alimentados por calquera fonte VDDI que non sexa a última fonte VDDI en aumento, as saídas críticas que deben permanecer baixas durante o encendido requiren unha resistencia de extracción externa de 1K-ohm.
Agarde polo menos 51 ms ->
VDDI (todo IO bancos)
OR
VDD/ SERDES_VD DAIO ->
VPP/ VDDPLL/ 3.3V_VDDI ->
Agarde polo menos 51 ms ->
VDDI (non 3.3 V_VD DI)

 Consideracións durante a aserción DEVRST_N e a desconexión

Se non se seguen as directrices da nota de aplicación de FPGA AC439: Pautas de deseño e deseño de placas para RTG4 FPGA, volvaview os seguintes detalles:

1. Para as secuencias de apagado dadas na Táboa 2-2, o usuario pode ver fallos de E/S ou eventos de corrente transitoria e irrupción.
2. Como se indica na Notificación de asesoramento ao cliente (CAN) 19002.5, a desviación da secuencia de apagado recomendada na folla de datos RTG4 pode desencadear unha corrente transitoria na fonte VDD de 1.2 V. Se a fonte VPP de 3.3 V é rampreducido antes da subministración VDD de 1.2 V, observarase unha corrente transitoria en VDD cando VPP e DEVRST_N (alimentado por VPP) alcanzan aproximadamente 1.0 V. Esta corrente transitoria non se produce se o VPP se apaga o último, segundo a recomendación da folla de datos.
   1. A magnitude e a duración da corrente transitoria dependen do deseño programado na FPGA, da capacidade de desacoplamento da placa específica e da resposta transitoria do vol de 1.2 V.tage regulador. En casos raros, observouse unha corrente transitoria de ata 25 A (ou 30 Watts nunha fonte VDD nominal de 1.2 V). Debido á natureza distribuída desta corrente transitoria VDD en todo o tecido FPGA (non localizada nunha área específica) e á súa curta duración, non hai ningún problema de fiabilidade se o transitorio de apagado é de 25 A ou menos.
   2. Como mellor práctica de deseño, siga a recomendación da folla de datos para evitar a corrente transitoria.
3. Os fallos de E/S poden ser de aproximadamente 1.7 V durante 1.2 ms.
   1. Pódese observar alta falla nas saídas que conducen a baixa ou tristato.
   2. Pódese observar baixa falla nas saídas que conducen a alta (o baixa falla non se pode mitigar engadindo un menú desplegable de 1 KΩ).
4. Apagando VDDIx primeiro permite a transición monótona de Alto a Baixo, pero a saída baixa brevemente, o que afectaría a unha tarxeta de usuario que intenta aumentar a saída externamente cando RTG4 VDDIx está apagado. RTG4 require que as almofadas de E/S non se accionen externamente por encima do volume de subministración do banco VDDIxtagpolo tanto, se se engade un resistor externo a outro raíl de alimentación, debería apagarse simultaneamente coa fonte VDDIx.
   Táboa 2-2. Escenarios de falla de E/S cando non se segue a secuencia de apagado recomendada en AC439

   Estado de saída predeterminado	VDD (1.2 V)	VDDIx (<3.3 V) VDDIx (3.3 V)	VPP (3.3 V)	DEVRST_N	Comportamento de apagado
   					Fallo de E/S	Actual In- Rush
   Condución de E/S baixo ou Tristated	Ramp abaixo despois de VPP en calquera orde		Ramp abaixo primeiro	Vinculado a VPP	Si 1	Si
   	Ramp abaixo en calquera orde despois da afirmación DEVRST_N			Afirmado antes de calquera subministración ramp abaixo	Si 1	Non
   E/S de conducción alta	Ramp abaixo despois de VPP en calquera orde		Ramp abaixo primeiro	Vinculado a VPP	Si	Si
   	Ramp abaixo en calquera orde antes de VPP		Ramp abaixo o último	Vinculado a VPP	Número 2	Non
   	Ramp abaixo en calquera orde despois da afirmación DEVRST_N			Afirmado antes de calquera subministración ramp abaixo	Si	Non

   1. Recoméndase unha resistencia de extracción externa de 1 KΩ para mitigar a alta falla nas E/S críticas, que debe permanecer baixo durante a parada.
   2. Só se observa unha falla baixa para unha E/S que se conecta externamente a unha fonte de alimentación que permanece alimentada como VPP ramps abaixo. Non obstante, esta é unha violación das condicións de funcionamento recomendadas do dispositivo xa que o PAD non debe ser alto despois do correspondente VDDIx ramps abaixo.
5. Se se afirma DEVRST_N, o usuario pode ver un fallo baixo en calquera E/S de saída que estea en alto e tamén extraído externamente mediante unha resistencia a VDDI. Por example, cunha resistencia pull-up de 1KΩ, un fallo baixo que alcanza un vol mínimotage de 0.4 V cunha duración de 200 ns pode ocorrer antes de que se trate a saída.

Nota: DEVRST_N non se debe tirar por riba do VPP voltage. Para evitar o anterior, recoméndase encarecidamente seguir as secuencias de encendido e apagado descritas en AC439: Board Design and Layout Guidelines for RTG4 FPGA Application Note.

Historial de revisións

O historial de revisións describe os cambios que se implementaron no documento. Os cambios están listados por revisión, comezando pola publicación actual.

Táboa 3-1. Historial de revisións

Revisión	Data	Descrición
A	04/2022	• Durante a afirmación DEVRST_N, todas as E/S de RTG4 estarán trimarcadas. As saídas que son impulsadas polo tecido FPGA e tiradas externamente no taboleiro poden experimentar unha falla baixa antes de entrar na condición de tres estados. Débese analizar un deseño de placa con tal escenario de saída para comprender o impacto das interconexións ás saídas FPGA que poden fallar cando se afirma DEVRST_N. Para obter máis información, consulte o paso 5 na sección 2.2. Consideracións durante a aserción DEVRST_N e a desconexión. • Renomeado Apague ao apartado 2.2. Consideracións durante a aserción DEVRST_N e a desconexión. • Convertido a modelo de Microchip.
2	02/2022	• Engadida a sección Power-Up. • Engadida a sección Power Sequencing.
1	07/2019	A primeira publicación deste documento.

Soporte de microchip FPGA

O grupo de produtos Microchip FPGA respalda os seus produtos con varios servizos de soporte, incluíndo o servizo de atención ao cliente, o centro de asistencia técnica ao cliente, un websitio e oficinas de vendas en todo o mundo. Recoméndase aos clientes que visiten os recursos en liña de Microchip antes de poñerse en contacto co servizo de asistencia, xa que é moi probable que as súas consultas xa fosen respondidas.
Contacte con el Centro de Soporte Técnico a través de websitio en www.microchip.com/support. Mencione o número de peza do dispositivo FPGA, seleccione a categoría de caso adecuada e cargue o deseño files ao crear un caso de soporte técnico.
Póñase en contacto co servizo de atención ao cliente para obter asistencia técnica sobre o produto, como prezos dos produtos, actualizacións de produtos, información de actualización, estado do pedido e autorización.

• Desde América do Norte, chame ao 800.262.1060
• o resto do mundo, chame ao 650.318.4460
• Fax, dende calquera parte do mundo, 650.318.8044

O Microchip Websitio

Microchip ofrece soporte en liña a través do noso websitio en www.microchip.com/. Isto websitio úsase para facer files e información facilmente dispoñible para os clientes. Algúns dos contidos dispoñibles inclúen:

• Apoio ao produto – Fichas técnicas e erratas, notas de aplicación e sample programas, recursos de deseño, guías de usuario e documentos de soporte de hardware, últimas versións de software e software arquivado
• Soporte técnico xeral - Preguntas frecuentes (FAQ), solicitudes de soporte técnico, grupos de discusión en liña, lista de membros do programa de socios de deseño de Microchip
• Negocio de Microchip – Selector de produtos e guías de pedidos, últimos comunicados de prensa de Microchip, listado de seminarios e eventos, listados de oficinas de vendas, distribuidores e representantes de fábrica de Microchip.

Servizo de notificación de cambios de produto

O servizo de notificación de cambios de produtos de Microchip axuda a manter os clientes ao día dos produtos de Microchip. Os subscritores recibirán unha notificación por correo electrónico sempre que haxa cambios, actualizacións, revisións ou erratas relacionadas cunha familia de produtos especificada ou ferramenta de desenvolvemento de interese.
Para rexistrarte, vai a www.microchip.com/pcn e siga as instrucións de rexistro.

Atención ao cliente

Os usuarios de produtos Microchip poden recibir asistencia a través de varias canles:

• Distribuidor ou Representante
• Oficina local de vendas
• Enxeñeiro de solucións integradas (ESE)
• Soporte técnico

Os clientes deben contactar co seu distribuidor, representante ou ESE para obter asistencia. As oficinas de vendas locais tamén están dispoñibles para axudar aos clientes. Neste documento inclúese unha lista de oficinas de vendas e locais.
O soporte técnico está dispoñible a través de websitio en: www.microchip.com/support

Función de protección de código de dispositivos de microchip

Teña en conta os seguintes detalles da función de protección de código nos produtos Microchip:

• Os produtos de microchip cumpren as especificacións contidas na súa ficha de datos de microchip.
• Microchip considera que a súa familia de produtos é segura cando se usa da forma prevista, dentro das especificacións de funcionamento e en condicións normais.
• Microchip valora e protexe agresivamente os seus dereitos de propiedade intelectual. Os intentos de incumprir as funcións de protección do código do produto Microchip están estrictamente prohibidos e poden infrinxir a Digital Millennium Copyright Act.
• Nin Microchip nin ningún outro fabricante de semicondutores poden garantir a seguridade do seu código. A protección do código non significa que esteamos garantindo que o produto sexa "irrompible". A protección do código está en constante evolución. Microchip comprométese a mellorar continuamente as funcións de protección do código dos nosos produtos.

Aviso Legal

• Esta publicación e a súa información só poden usarse con produtos Microchip, incluíndo para deseñar, probar e integrar produtos Microchip coa súa aplicación. O uso desta información de calquera outra forma viola estes termos. A información relativa ás aplicacións do dispositivo ofrécese só para a súa comodidade e pode ser substituída
  por actualizacións. É a súa responsabilidade asegurarse de que a súa aplicación cumpre coas súas especificacións. Póñase en contacto coa súa oficina local de vendas de Microchip para obter asistencia adicional ou, en www.microchip.com/en-us/support/design-help/client-support-services.
• ESTA INFORMACIÓN ESTÁ PROPORCIONADA POR MICROCHIP "TAL CUAL". MICROCHIP NON OFRECE REPRESENTACIÓNS OU GARANTÍAS DE NINGÚN TIPO, XERA EXPRESA OU IMPLÍCITA, ESCRITA OU ORAL, LEGAL
  OU DE OUTRO MODO, RELACIONADO COA INFORMACIÓN INCLUÍENDO, PERO NON LIMITADO A CALQUERA GARANTÍA IMPLÍCITA DE NON INFRACCIÓN, COMERCIABILIDADE E ADECUACIÓN PARA UN FIN PARTICULAR, OU GARANTÍAS RELACIONADAS CO SEU ESTADO, CALIDADE OU RENDEMENTO.
• EN NINGÚN CASO MICROCHIP SERÁ RESPONSABLE DE NINGÚN TIPO DE PERDA, DANO, CUSTO OU GASTO INDIRECTO, ESPECIAL, PUNITIVO, INCIDENTAL OU CONSECUENCIAL DE NINGÚN TIPO RELACIONADO COA INFORMACIÓN OU ​​O SEU USO, AÍNDA QUE SE SEXA O CAUSADO QUE SEXA O SEU ADVERTENCIA. POSIBILIDADE OU OS DANOS SON PREVISIBLES. NA MÁXIMA MEDIDA PERMITIDA POLA LEI, A RESPONSABILIDADE TOTAL DE MICROCHIP SOBRE TODAS LAS RECLAMACIONS DE CALQUERA FORMA RELACIONADAS COA INFORMACIÓN OU ​​O SEU USO NON SUPERARÁ O IMPORTE DAS TAXAS, SE HOXE, QUE TIÑAS PAGADA DIRECTAMENTE A MICROCHIP POLA INFORMACIÓN.
  O uso de dispositivos Microchip en aplicacións de soporte vital e/ou de seguridade corre totalmente a risco do comprador, e o comprador comprométese a defender, indemnizar e eximir a Microchip de calquera e todos os danos, reclamacións, demandas ou gastos derivados de tal uso. Non se transmite ningunha licenza, implícita ou doutra forma, baixo ningún dereito de propiedade intelectual de Microchip a menos que se indique o contrario.

Marcas comerciais

• O nome e o logotipo de Microchip, o logotipo de Microchip, Adaptec, AnyRate, AVR, logotipo de AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheckSty, LinkMDs, maXlu, maXTouch, MediaLB, megaAVR, Microsemi, Logotipo de Microsemi, MOST, MOST logotipo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash , Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron e XMEGA son marcas rexistradas de Microchip Technology Incorporated nos EUA e noutros países.
• AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, WinPath e ZL son marcas rexistradas de Microchip Technology Incorporated nos EUA
• Supresión de teclas adxacentes, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, DAM , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, Programación en serie en circuito, ICSP, INICnet, Paralelo intelixente, Conectividade entre chips, JitterBlocker, Knob-on-Display, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REALICE , Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect e ZENA son marcas comerciais de Microchip Technology Incorporated.
  EUA e outros países.
• SQTP é unha marca de servizo de Microchip Technology Incorporated nos EUA O logotipo de Adaptec, Frequency on Demand, Silicon Storage Technology, Symmcom e Trusted Time son marcas rexistradas de Microchip Technology Inc. noutros países.
• GestIC é unha marca rexistrada de Microchip Technology Germany II GmbH & Co. KG, unha subsidiaria de Microchip Technology Inc., noutros países.
  Todas as outras marcas rexistradas aquí mencionadas son propiedade das súas respectivas compañías.
  © 2022, Microchip Technology Incorporated e as súas filiais. Todos os dereitos reservados.
  ISBN: 978-1-6683-0362-7

Sistema de Xestión da Calidade

Para obter información sobre os sistemas de xestión da calidade de Microchip, visite www.microchip.com/quality.

Vendas e servizo no mundo

AMÉRICAS	ASIA/PACÍFICO	ASIA/PACÍFICO	EUROPA
Oficina Corporativa 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Soporte técnico: www.microchip.com/support Web Enderezo: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Teléfono: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianápolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Os Ánxeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 Nova York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Canadá - Toronto Tel: 905-695-1980 Fax: 905-695-2078	Australia - Sidney Teléfono: 61-2-9868-6733 China - Pequín Teléfono: 86-10-8569-7000 China - Chengdu Teléfono: 86-28-8665-5511 China - Chongqing Teléfono: 86-23-8980-9588 China - Dongguan Teléfono: 86-769-8702-9880 China - Guangzhou Teléfono: 86-20-8755-8029 China - Hangzhou Teléfono: 86-571-8792-8115 China - Hong Kong RAE Teléfono: 852-2943-5100 China - Nanjing Teléfono: 86-25-8473-2460 China - Qingdao Teléfono: 86-532-8502-7355 China - Shanghai Teléfono: 86-21-3326-8000 China - Shenyang Teléfono: 86-24-2334-2829 China - Shenzhen Teléfono: 86-755-8864-2200 China - Suzhou Teléfono: 86-186-6233-1526 China - Wuhan Teléfono: 86-27-5980-5300 China - Xian Teléfono: 86-29-8833-7252 China - Xiamen Teléfono: 86-592-2388138 China - Zhuhai Teléfono: 86-756-3210040	India - Bangalore Teléfono: 91-80-3090-4444 India - Nova Deli Teléfono: 91-11-4160-8631 India - Pune Teléfono: 91-20-4121-0141 Xapón - Osaka Teléfono: 81-6-6152-7160 Xapón - Tokio Teléfono: 81-3-6880- 3770 Corea - Daegu Teléfono: 82-53-744-4301 Corea - Seúl Teléfono: 82-2-554-7200 Malaisia ​​– Kuala Lumpur Teléfono: 60-3-7651-7906 Malaisia ​​- Penang Teléfono: 60-4-227-8870 Filipinas - Manila Teléfono: 63-2-634-9065 Singapur Teléfono: 65-6334-8870 Taiwán – Hsin Chu Teléfono: 886-3-577-8366 Taiwán – Kaohsiung Teléfono: 886-7-213-7830 Taiwán – Taipei Teléfono: 886-2-2508-8600 Tailandia - Bangkok Teléfono: 66-2-694-1351 Vietnam - Ho Chi Minh Teléfono: 84-28-5448-2100	Austria - Wels Teléfono: 43-7242-2244-39 Fax: 43-7242-2244-393 Dinamarca - Copenhague Teléfono: 45-4485-5910 Fax: 45-4485-2829 Finlandia – Espoo Teléfono: 358-9-4520-820 Francia - París Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Alemaña - Garching Teléfono: 49-8931-9700 Alemaña - Haan Teléfono: 49-2129-3766400 Alemaña - Heilbronn Teléfono: 49-7131-72400 Alemaña - Karlsruhe Teléfono: 49-721-625370 Alemaña - Múnic Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Alemaña - Rosenheim Teléfono: 49-8031-354-560 Israel - Ra'anana Teléfono: 972-9-744-7705 Italia - Milán Teléfono: 39-0331-742611 Fax: 39-0331-466781 Italia - Padua Teléfono: 39-049-7625286 Países Baixos - Drunen Teléfono: 31-416-690399 Fax: 31-416-690340 Noruega - Trondheim Teléfono: 47-72884388 Polonia - Varsovia Teléfono: 48-22-3325737 Romanía - Bucarest Tel: 40-21-407-87-50 España – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Suecia - Gothenberg Tel: 46-31-704-60-40 Suecia - Estocolmo Teléfono: 46-8-5090-4654 Reino Unido - Wokingham Teléfono: 44-118-921-5800 Fax: 44-118-921-5820

© 2022 Microchip Technology Inc. e as súas filiais

Documentos/Recursos

MICROCHIP RTG4 Anexo RTG4 FPGAs Pautas de deseño e disposición de placas [pdfGuía do usuario Apéndice RTG4 Directrices de deseño e disposición de placas de FPGA RTG4, RTG4, Directrices de deseño e disposición de placas de apéndice RTG4 FPGA, Directrices de deseño e disposición

Referencias

• Manual de usuario