MICROCHIP RTG4 ภาคผนวก RTG4 FPGAs แนวทางการออกแบบบอร์ดและคู่มือผู้ใช้

เนื้อหา ซ่อน

1 MICROCHIP RTG4 ภาคผนวก RTG4 FPGAs แนวทางการออกแบบและเค้าโครงบอร์ด

2 การแนะนำ

3 การวิเคราะห์เค้าโครงบอร์ด RTG4-DEV-KIT DDR3

4 Power Sequencing

5 ประวัติการแก้ไข

6 รองรับ Microchip FPGA

7 ไมโครชิป Webเว็บไซต์

8 การสนับสนุนลูกค้า

9 ประกาศทางกฎหมาย

10 เอกสาร / แหล่งข้อมูล

10.1 อ้างอิง

11 กระทู้ที่เกี่ยวข้อง

MICROCHIP RTG4 ภาคผนวก RTG4 FPGAs แนวทางการออกแบบและเค้าโครงบอร์ด

การแนะนำ

ภาคผนวกนี้ของ AC439: Board Design and Layout Guideline for RTG4 FPGA Application Note, ให้ข้อมูลเพิ่มเติมเพื่อเน้นย้ำว่าแนวทางการจับคู่ความยาว DDR3 ที่เผยแพร่ในการแก้ไขครั้งที่ 9 หรือใหม่กว่ามีความสำคัญเหนือเลย์เอาต์บอร์ดที่ใช้สำหรับชุดพัฒนา RTG4™ ในขั้นต้น ชุดพัฒนา RTG4 มีให้ใช้งานกับ Engineering Silicon (ES) เท่านั้น หลังจากการเปิดตัวครั้งแรก ชุดอุปกรณ์ดังกล่าวได้รับการบรรจุด้วยเกรดความเร็วมาตรฐาน (STD) และอุปกรณ์การผลิต RTG1 เกรดความเร็ว -4 หมายเลขชิ้นส่วน RTG4-DEV-KIT และ RTG4-DEV-KIT-1 มาพร้อมกับอุปกรณ์เกรดความเร็ว STD และ -1 ตามลำดับ
นอกจากนี้ ภาคผนวกนี้ยังมีรายละเอียดเกี่ยวกับลักษณะการทำงานของ I/O ของอุปกรณ์สำหรับลำดับการเปิดเครื่องและการปิดเครื่องต่างๆ ตลอดจนการยืนยัน DEVRST_N ระหว่างการทำงานปกติ

การวิเคราะห์เค้าโครงบอร์ด RTG4-DEV-KIT DDR3

ชุดพัฒนา RTG4 ใช้ข้อมูล 32 บิตและอินเทอร์เฟซ ECC DDR4 3 บิตสำหรับแต่ละตัวควบคุม RTG4 FDDR ในตัวและบล็อก PHY (FDDR ตะวันออกและตะวันตก) อินเทอร์เฟซได้รับการจัดระเบียบทางกายภาพเป็นเลนข้อมูลห้าไบต์

ชุดนี้เป็นไปตามรูปแบบการกำหนดเส้นทางการบินตามที่อธิบายไว้ในส่วนคำแนะนำเค้าโครง DDR3 ของ AC439: คำแนะนำการออกแบบบอร์ดและเค้าโครงสำหรับหมายเหตุแอปพลิเคชัน RTG4 FPGA อย่างไรก็ตาม เนื่องจากชุดพัฒนานี้ได้รับการออกแบบก่อนที่จะเผยแพร่บันทึกการใช้งาน จึงไม่เป็นไปตามแนวทางการจับคู่ความยาวที่อัปเดตซึ่งอธิบายไว้ในบันทึกการใช้งาน ในข้อมูลจำเพาะของ DDR3 มีขีดจำกัด +/- 750 ps สำหรับการเอียงระหว่าง data strobe (DQS) และ DDR3 clock (CK) ในแต่ละอุปกรณ์หน่วยความจำ DDR3 ระหว่างการทำธุรกรรมการเขียน (DSS)
เมื่อปฏิบัติตามแนวทางการจับคู่ความยาวใน AC439 revision 9 หรือเวอร์ชันที่ใหม่กว่าของบันทึกการใช้งาน เค้าโครงบอร์ด RTG4 จะตรงตามขีดจำกัด tDQSS สำหรับอุปกรณ์ระดับความเร็วทั้ง -1 และ STD ตลอดกระบวนการทั้งหมด ฉบับที่tage และอุณหภูมิ (PVT) ที่รองรับโดยอุปกรณ์การผลิต RTG4 สิ่งนี้ทำได้โดยการแฟคตอริ่งในกรณีที่เลวร้ายที่สุดเอาต์พุตเอียงระหว่าง DQS และ CK ที่พิน RTG4 โดยเฉพาะอย่างยิ่งเมื่อใช้
ตัวควบคุม RTG4 FDDR ในตัวบวกกับ PHY DQS นำ CK ได้สูงสุด 370 ps สำหรับอุปกรณ์ระดับความเร็ว -1 และ DQS นำ CK สูงสุด 447 ps สำหรับอุปกรณ์ระดับความเร็ว STD ในกรณีที่เลวร้ายที่สุด

จากการวิเคราะห์ที่แสดงในตารางที่ 1-1 RTG4-DEV-KIT-1 เป็นไปตามขีดจำกัด tDQSS ของอุปกรณ์หน่วยความจำแต่ละเครื่อง ในสภาวะการทำงานที่เลวร้ายที่สุดสำหรับ RTG4 FDDR อย่างไรก็ตาม ตามที่แสดงในตารางที่ 1-2 เค้าโครง RTG4-DEV-KIT ซึ่งบรรจุอุปกรณ์ RTG4 ระดับความเร็ว STD ไม่เป็นไปตาม tDQSS สำหรับอุปกรณ์หน่วยความจำตัวที่สี่และห้าในโทโพโลยีแบบ fly-by ในสภาวะการทำงานที่เลวร้ายที่สุด สำหรับ RTG4 FDDR โดยทั่วไปแล้ว RTG4-DEV-KIT จะใช้ในสภาวะทั่วไป เช่น อุณหภูมิห้องในสภาพแวดล้อมของห้องปฏิบัติการ ดังนั้น การวิเคราะห์กรณีเลวร้ายที่สุดนี้จึงใช้ไม่ได้กับ RTG4-DEV-KIT ที่ใช้ในสภาวะทั่วไป การวิเคราะห์ทำหน้าที่เป็นอดีตampเหตุใดจึงเป็นสิ่งสำคัญที่จะต้องปฏิบัติตามแนวทางการจับคู่ความยาว DDR3 ที่ระบุไว้ใน AC439 เพื่อให้การออกแบบบอร์ดผู้ใช้เป็นไปตาม tDQSS สำหรับการใช้งานบนเครื่องบิน
เพื่ออธิบายเพิ่มเติมเกี่ยวกับอดีตนี้ampและสาธิตวิธีชดเชยเค้าโครงบอร์ด RTG4 ด้วยตนเองซึ่งไม่เป็นไปตามแนวทางการจับคู่ความยาว AC439 DDR3 อุปกรณ์ RTG4-DEV-KIT ที่มีระดับความเร็ว STD ยังคงสามารถตอบสนอง tDQSS ในแต่ละอุปกรณ์หน่วยความจำได้ในกรณีที่เลวร้ายที่สุด เนื่องจาก คอนโทรลเลอร์ RTG4 FDDR ในตัวพร้อม PHY มีความสามารถในการหน่วงสัญญาณ DQS ต่อเลนข้อมูลไบต์แบบคงที่ การเลื่อนแบบคงที่นี้สามารถใช้เพื่อลดความเอียงระหว่าง DQS และ CK ที่อุปกรณ์หน่วยความจำซึ่งมี tDQSS > 750 ps ดูส่วนการฝึกอบรม DRAM ใน UG0573: คู่มือผู้ใช้ RTG4 FPGA High Speed DDR Interfaces สำหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้การควบคุมการหน่วงเวลาแบบคงที่ (ในการลงทะเบียน REG_PHY_WR_DQS_SLAVE_RATIO) สำหรับ DQS ระหว่างการทำธุรกรรมการเขียน ค่าการหน่วงเวลานี้สามารถใช้ใน Libero® SoC เมื่อสร้างอินสแตนซ์ตัวควบคุม FDDR ด้วยการเริ่มต้นอัตโนมัติโดยการแก้ไขรหัสการเริ่มต้น CoreABC FDDR ที่สร้างขึ้นโดยอัตโนมัติ กระบวนการที่คล้ายกันนี้สามารถใช้กับเค้าโครงบอร์ดผู้ใช้ที่ไม่เป็นไปตาม tDQSS ในแต่ละอุปกรณ์หน่วยความจำ

ตารางที่ 1-1. การประเมินการคำนวณ tDQSS RTG4-DEV-KIT-1 สำหรับชิ้นส่วน -1 และอินเทอร์เฟซ FDDR1

วิเคราะห์เส้นทางแล้ว	ความยาวนาฬิกา (มิล)	ความล่าช้าในการขยายสัญญาณนาฬิกา (ps)	ความยาวข้อมูล (มิล)	การเผยแพร่ข้อมูล น ความล่าช้า (ps)	ความแตกต่างระหว่าง CLKDQS เนื่องจากการกำหนดเส้นทาง (mils)	tDQSS ที่ทุกหน่วยความจำ หลังจากบอร์ดเอียง+FPGA DQSCLK เบ้ (ps)
หน่วยความจำ FPGA-1st	2578	412.48	2196	351.36	61.12	431.12
หน่วยความจำ FPGA-2nd	3107	497.12	1936	309.76	187.36	557.36
หน่วยความจำ FPGA-3rd	3634	581.44	2231	356.96	224.48	594.48
หน่วยความจำ FPGA-4th	4163	666.08	2084	333.44	332.64	702.64
หน่วยความจำ FPGA-5th	4749	759.84	2848	455.68	304.16	674.16

บันทึก: ในกรณีที่เลวร้ายที่สุด RTG4 FDDR DDR3 DQS-CLK เอียงสำหรับอุปกรณ์ -1 คือสูงสุด 370 ps และต่ำสุด 242 ps

ตารางที่ 1-2 การประเมินการคำนวณ RTG4-DEV-KIT tDQSS สำหรับชิ้นส่วน STD และอินเทอร์เฟซ FDDR1

วิเคราะห์เส้นทางแล้ว	ความยาวนาฬิกา (มิล)	ความล่าช้าในการเผยแพร่นาฬิกา (ปล.)	ความยาวข้อมูล (มิล)	การแพร่กระจายข้อมูลและความล่าช้า (ps)	ความแตกต่างระหว่าง CLKDQS เนื่องจากการกำหนดเส้นทาง (mils)	tDQSS ที่ทุกหน่วยความจำ หลังจากบอร์ดเอียง+FPGA DQSCLK เบ้ (ps)
หน่วยความจำ FPGA-1st	2578	412.48	2196	351.36	61.12	508.12
หน่วยความจำ FPGA-2nd	3107	497.12	1936	309.76	187.36	634.36
หน่วยความจำ FPGA-3rd	3634	581.44	2231	356.96	224.48	671.48
หน่วยความจำ FPGA-4th	4163	666.08	2084	333.44	332.64	779.64
หน่วยความจำ FPGA-5th	4749	759.84	2848	455.68	304.16	751.16

บันทึก: ในกรณีที่เลวร้ายที่สุด RTG4 FDDR DDR3 DQS-CLK จะเอียงสำหรับอุปกรณ์ STD คือสูงสุด 447 ps และต่ำสุด 302 ps
บันทึก: ค่าประมาณความล่าช้าในการแพร่กระจายของบอร์ดที่ 160 ps/inch ถูกนำมาใช้ในการวิเคราะห์นี้ เช่นampไฟล์สำหรับอ้างอิง ความล่าช้าในการแพร่กระจายบอร์ดจริงสำหรับบอร์ดผู้ใช้ขึ้นอยู่กับบอร์ดเฉพาะที่กำลังวิเคราะห์

Power Sequencing

ภาคผนวกนี้ของ AC439: Board Design and Layout Guideline for RTG4 FPGA Application Note ให้ข้อมูลเพิ่มเติมเพื่อเน้นความสำคัญในการปฏิบัติตามแนวทางการออกแบบ Board ตรวจสอบให้แน่ใจว่าได้ปฏิบัติตามแนวทางเกี่ยวกับการเปิดเครื่องและปิดเครื่อง

เพิ่มพลัง
ตารางต่อไปนี้แสดงกรณีการใช้งานการเพิ่มพลังงานที่แนะนำและแนวทางการเพิ่มพลังงานที่เกี่ยวข้อง

ตารางที่ 2-1 แนวทางการเพิ่มพลัง

กรณีการใช้งาน

ข้อกำหนดลำดับ

พฤติกรรม

หมายเหตุ

DEVRST_N

ยืนยันระหว่างการเปิดเครื่อง จนกว่าอุปกรณ์จ่ายไฟ RTG4 ทั้งหมดจะถึงสภาวะการใช้งานที่แนะนำ

ไม่มี r เฉพาะamp- ต้องสั่งเพิ่ม อุปทานรamp-up จะต้องเพิ่มขึ้นอย่างจำเจ

เมื่อ VDD และ VPP ถึงเกณฑ์การเปิดใช้งาน (VDD ~= 0.55V, VPP ~= 2.2V) และ

DEVRST_N ออกแล้ว POR Delay Counter จะทำงาน

ประมาณ 40 มิลลิวินาที (สูงสุด 50 มิลลิวินาที) จากนั้นการเปิดเครื่องของอุปกรณ์เพื่อให้ใช้งานได้เป็นไปตามรูปที่ 11 และ

12 (DEVRST_N PUFT) จาก

คู่มือผู้ใช้ระบบควบคุม (UG0576) กล่าวอีกนัยหนึ่ง ลำดับนี้ใช้เวลา 40 มิลลิวินาที + 1.72036 มิลลิวินาที (ทั่วไป) จากจุด DEVRST_N ที่ได้รับการเผยแพร่ โปรดทราบว่าการใช้ DEVRST_N ในภายหลังจะไม่รอ

ตัวนับ POR เพื่อดำเนินการเพิ่มพลังให้กับงานตามหน้าที่ ดังนั้นลำดับนี้จึงใช้เวลาเพียง 1.72036 มิลลิวินาที (ปกติ)

จากการออกแบบ เอาต์พุตจะถูกปิดใช้งาน (เช่น โฟลต) ระหว่างเปิดเครื่อง เมื่อเคาน์เตอร์ POR

เสร็จสมบูรณ์แล้ว DEVRST_N ได้รับการเผยแพร่และเสบียง VDDI I/O ทั้งหมดมาถึงแล้ว

~0.6V threshold จากนั้น I/Os จะถูก tristated ด้วยการเปิดทำงานแบบดึงขึ้นอย่างอ่อน จนกว่าเอาต์พุตจะเปลี่ยนเป็นการควบคุมของผู้ใช้ ตามรูปที่ 11 และ 12 ของ UG0576 เอาต์พุตวิกฤตซึ่งต้องอยู่ในระดับต่ำระหว่างการเปิดเครื่องต้องใช้ตัวต้านทานแบบดึงลง 1K-ohm ภายนอก

DEVRST_N

ดึงขึ้นสู่ VPP และเสบียงทั้งหมด ramp ขึ้นในช่วงเวลาใกล้เคียงกัน

VDDPLL จะต้องไม่เป็น

แหล่งจ่ายไฟล่าสุดไปยัง ramp ขึ้น และต้องถึงปริมาณการใช้งานขั้นต่ำที่แนะนำtagก่อนการจัดหาครั้งสุดท้าย (VDD

หรือ VDDI) เริ่ม rampเพื่อป้องกันเอาต์พุตล็อก PLL

บกพร่อง ดูคู่มือผู้ใช้ RTG4 Clocking Resources (UG0586) สำหรับคำอธิบายวิธีใช้ CCC/PLL READY_VDDPLL

อินพุตเพื่อลบข้อกำหนดการจัดลำดับสำหรับแหล่งจ่ายไฟ VDDPLL ผูก SERDES_x_Lyz_VDDAIO กับแหล่งจ่ายเดียวกับ VDD หรือตรวจสอบให้แน่ใจว่าเปิดเครื่องพร้อมกัน

เมื่อ VDD และ VPP ถึงเกณฑ์การเปิดใช้งาน (VDD ~= 0.55V, VPP ~= 2.2V)

ตัวนับการหน่วงเวลา POR 50 มิลลิวินาทีจะทำงาน อุปกรณ์เปิดเครื่องตามเวลาการทำงานเป็นไปตาม

รูปที่ 9 และ 10 (VDD PUFT) ของคู่มือผู้ใช้ System Controller (UG0576) กล่าวคือ เวลาทั้งหมดคือ 57.95636 ms

เสร็จสมบูรณ์แล้ว DEVRST_N ได้รับการปล่อยตัวและอุปกรณ์ VDDI IO ทั้งหมดมาถึงแล้ว

~0.6V threshold จากนั้น I/Os จะถูก tristated ด้วยการเปิดทำงานแบบดึงขึ้นอย่างอ่อน จนกว่าเอาต์พุตจะเปลี่ยนเป็นการควบคุมของผู้ใช้ ตามรูปที่ 9 และ 10 ของ UG0576 เอาต์พุตวิกฤตซึ่งต้องอยู่ในระดับต่ำระหว่างการเปิดเครื่องต้องใช้ตัวต้านทานแบบดึงลง 1K-ohm ภายนอก

กรณีการใช้งาน	ข้อกำหนดลำดับ	พฤติกรรม	หมายเหตุ
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	ลำดับที่แสดงในคอลัมน์สถานการณ์จำลอง DEVRST_N ถูกดึงขึ้นมาที่ VPP	เมื่อ VDD และ VPP ถึงเกณฑ์การเปิดใช้งาน (VDD ~= 0.55V, VPP ~= 2.2V) 50ms ตัวนับความล่าช้า POR จะทำงาน อุปกรณ์เปิดเครื่องตามเวลาการทำงานเป็นไปตามตัวเลข 9 และ 10 (VDD PUFT) จาก คู่มือผู้ใช้ระบบควบคุม (UG0576) ความสมบูรณ์ของลำดับการเปิดเครื่องอุปกรณ์และการเปิดเครื่องตามจังหวะการทำงานจะขึ้นอยู่กับแหล่งจ่าย VDDI ล่าสุดที่เปิดเครื่อง	จากการออกแบบ เอาต์พุตจะถูกปิดใช้งาน (เช่น โฟลต) ระหว่างเปิดเครื่อง เมื่อเคาน์เตอร์ POR เสร็จสมบูรณ์แล้ว DEVRST_N ได้รับการเผยแพร่และเสบียง VDDI I/O ทั้งหมดมาถึงแล้ว ~0.6V threshold จากนั้น IOs จะถูก tristated ด้วยการเปิดทำงานแบบดึงขึ้นอย่างอ่อน จนกว่าเอาต์พุตจะเปลี่ยนเป็นการควบคุมของผู้ใช้ ตามรูปที่ 9 และ 10 ของ UG0576 ไม่มีการเปิดใช้งานแบบดึงขึ้นที่อ่อนแอระหว่างการเปิดเครื่องจนกว่า VDDI ทั้งหมดจะถึง ~0.6V ประโยชน์ที่สำคัญ ของลำดับนี้คือการจัดหา VDDI สุดท้ายที่มาถึง เกณฑ์การเปิดใช้งานนี้จะไม่มีการเปิดใช้งานการดึงขึ้นที่อ่อนแอและจะเปลี่ยนโดยตรงจากโหมดปิดใช้งานเป็นโหมดที่ผู้ใช้กำหนดแทน สิ่งนี้สามารถช่วยลดจำนวนตัวต้านทานแบบดึงลงภายนอก 1K ที่จำเป็นสำหรับการออกแบบที่มี I/O Bank ส่วนใหญ่ที่ขับเคลื่อนโดย VDDI ตัวสุดท้ายที่จะเพิ่มขึ้น สำหรับ I/O Bank อื่นๆ ทั้งหมดที่จ่ายไฟโดยแหล่งจ่าย VDDI ใด ๆ นอกเหนือจากแหล่งจ่าย VDDI ล่าสุดที่จะเพิ่มขึ้น เอาต์พุตวิกฤตที่ต้องอยู่ในระดับต่ำระหว่างเปิดเครื่องต้องใช้ตัวต้านทานแบบดึงลงภายนอก 1 กิโลโอห์ม
รออย่างน้อย 51ms ->
VDDI (IO ทั้งหมด ธนาคาร)
OR
VDD/ SERDES_VD DAIO ->
VPP/ VDDPLL/ 3.3V_VDDI ->
รออย่างน้อย 51ms ->
วีดีไอ (ไม่ใช่ 3.3V_VD DI)

ข้อควรพิจารณาระหว่างการยืนยัน DEVRST_N และการปิดเครื่อง

หาก AC439: ไม่ปฏิบัติตามแนวทางการออกแบบบอร์ดและเค้าโครงสำหรับคำแนะนำแอปพลิเคชัน RTG4 FPGA โปรดview รายละเอียดดังต่อไปนี้:

สำหรับลำดับการปิดเครื่องที่กำหนดในตารางที่ 2-2 ผู้ใช้อาจเห็นข้อผิดพลาดของ I/O หรือเหตุการณ์กระแสไหลเข้าและกระแสชั่วคราว

ตามที่ระบุไว้ในการแจ้งเตือนคำแนะนำลูกค้า (CAN) 19002.5 การเบี่ยงเบนจากลำดับการปิดเครื่องที่แนะนำในแผ่นข้อมูล RTG4 อาจทำให้เกิดกระแสชั่วคราวบนแหล่งจ่ายไฟ 1.2V VDD หากแหล่งจ่ายไฟ 3.3V VPP เป็น rampลดลงก่อนที่จะจ่ายไฟ 1.2V VDD กระแสชั่วคราวบน VDD จะถูกสังเกตเนื่องจาก VPP และ DEVRST_N (ขับเคลื่อนโดย VPP) ถึงประมาณ 1.0V กระแสชั่วคราวนี้จะไม่เกิดขึ้นหากปิด VPP ครั้งสุดท้าย ตามคำแนะนำในแผ่นข้อมูล
1. ขนาดและระยะเวลาของกระแสชั่วคราวขึ้นอยู่กับการออกแบบที่ตั้งโปรแกรมไว้ใน FPGA ความจุการแยกวงจรเฉพาะของบอร์ด และการตอบสนองชั่วคราวของ 1.2V voltagอีควบคุม ในกรณีที่พบไม่บ่อย กระแสชั่วคราวสูงถึง 25A (หรือ 30 วัตต์สำหรับแหล่งจ่ายไฟ 1.2V VDD ที่ระบุ) เนื่องจากลักษณะการกระจายของกระแสชั่วคราว VDD นี้ทั่วทั้งแฟบริค FPGA (ไม่ได้แปลเป็นภาษาท้องถิ่นเฉพาะพื้นที่) และระยะเวลาที่สั้น จึงไม่มีข้อกังวลด้านความน่าเชื่อถือหากกระแสชั่วคราวขณะปิดเครื่องอยู่ที่ 25A หรือน้อยกว่า
2. ตามแนวทางปฏิบัติในการออกแบบที่ดีที่สุด ให้ทำตามคำแนะนำในแผ่นข้อมูลเพื่อหลีกเลี่ยงกระแสชั่วคราว
ความผิดพลาดของ I/O อาจอยู่ที่ประมาณ 1.7V เป็นเวลา 1.2 ms
1. อาจสังเกตเห็นความผิดพลาดสูงของเอาต์พุตที่ขับต่ำหรือ Tristate
2. ความผิดพลาดต่ำที่เอาต์พุตขับ High อาจสังเกตเห็นได้ (ความผิดพลาดต่ำไม่สามารถลดลงได้โดยการเพิ่มแบบเลื่อนลง 1 KΩ)

การเปิดเครื่อง VDDDIx ก่อนจะช่วยให้สามารถเปลี่ยนโมโนโทนิกจากสูงเป็นต่ำได้ แต่เอาต์พุตจะขับต่ำชั่วครู่ ซึ่งจะส่งผลต่อบอร์ดผู้ใช้ที่พยายามดึงเอาต์พุตสูงจากภายนอกเมื่อปิด RTG4 VDDIx RTG4 กำหนดให้ I/O Pads ไม่ถูกขับเคลื่อนภายนอกเหนือ VDDIx Bank Supply voltagดังนั้นหากมีการเพิ่มตัวต้านทานภายนอกเข้ากับรางจ่ายไฟอื่น ตัวต้านทานควรปิดพร้อมกันกับแหล่งจ่าย VDDIx
ตารางที่ 2-2. สถานการณ์ความผิดพลาดของ I/O เมื่อไม่ปฏิบัติตามลำดับการปิดเครื่องที่แนะนำใน AC439

สถานะเอาต์พุตเริ่มต้น	วีดีดี (1.2V)	VDDIx (<3.3V) VDDIx (3.3V)	วีพีพี (3.3V)	DEVRST_N	พฤติกรรมการปิดเครื่อง
					ความผิดพลาดของ I/O	กำลังเร่งรีบในปัจจุบัน
I/O กำลังขับต่ำหรือ Tristated	Ramp ลงหลังจาก VPP ในลำดับใดก็ได้		Ramp ลงก่อน	เชื่อมโยงกับ VPP	ใช่1	ใช่
	Ramp ลงในลำดับใดก็ได้หลังการยืนยัน DEVRST_N			ยืนยันก่อนวัสดุใด ๆ ramp ลง	ใช่1	เลขที่
I/O กำลังขับสูง	Ramp ลงหลังจาก VPP ในลำดับใดก็ได้		Ramp ลงก่อน	เชื่อมโยงกับ VPP	ใช่	ใช่
	Ramp ลงตามลำดับก่อนหลัง VPP		Ramp ลงล่าสุด	เชื่อมโยงกับ VPP	หมายเลข 2	เลขที่
	Ramp ลงในลำดับใดก็ได้หลังการยืนยัน DEVRST_N			ยืนยันก่อนวัสดุใด ๆ ramp ลง	ใช่	เลขที่

ขอแนะนำให้ใช้ตัวต้านทานแบบดึงลงภายนอก 1 KΩ เพื่อลดความผิดพลาดสูงของ I/O วิกฤต ซึ่งจะต้องอยู่ในระดับต่ำระหว่างปิดเครื่อง
ข้อผิดพลาดต่ำจะสังเกตได้เฉพาะกับ I/O ที่ถูกดึงจากภายนอกไปยังแหล่งจ่ายไฟที่ยังคงจ่ายไฟเป็น VPP rampลง อย่างไรก็ตาม นี่เป็นการละเมิดเงื่อนไขการใช้งานอุปกรณ์ที่แนะนำ เนื่องจาก PAD ต้องไม่สูงหลังจาก VDDIx r ที่สอดคล้องกันampลงแล้ว

หากมีการยืนยัน DEVRST_N ผู้ใช้อาจเห็นข้อผิดพลาดต่ำในเอาต์พุต I/O ใดๆ ที่กำลังขับสูงและดึงขึ้นจากภายนอกผ่านตัวต้านทานไปยัง VDDI สำหรับอดีตample ด้วยตัวต้านทานแบบดึงขึ้น 1KΩ ความผิดพลาดต่ำถึงโวลขั้นต่ำtage ของ 0.4V ที่มีระยะเวลา 200 ns อาจเกิดขึ้นก่อนที่จะมีการประมวลผลเอาต์พุต

บันทึก: ต้องไม่ดึง DEVRST_N เหนือ VPP voltagอี เพื่อหลีกเลี่ยงเหตุการณ์ข้างต้น ขอแนะนำให้ทำตามลำดับการเปิดเครื่องและการลดเครื่องที่อธิบายไว้ใน AC439: Board Design and Layout Guide for RTG4 FPGA Application Note

ประวัติการแก้ไข

ประวัติการแก้ไขจะอธิบายการเปลี่ยนแปลงที่เกิดขึ้นในเอกสาร การเปลี่ยนแปลงจะแสดงตามการแก้ไข โดยเริ่มจากสิ่งพิมพ์ปัจจุบัน

ตารางที่ 3-1 ประวัติการแก้ไข

การแก้ไข	วันที่	คำอธิบาย
A	04/2022	• ระหว่างการยืนยัน DEVRST_N I/O RTG4 ทั้งหมดจะถูกแยกสถานะ เอาต์พุตที่ขับเคลื่อนสูงโดยแฟบริค FPGA และดึงสูงจากภายนอกบนบอร์ดอาจพบข้อผิดพลาดต่ำก่อนที่จะเข้าสู่สภาวะไตรสเตต การออกแบบบอร์ดที่มีสถานการณ์เอาต์พุตดังกล่าวต้องได้รับการวิเคราะห์เพื่อทำความเข้าใจผลกระทบของการเชื่อมต่อระหว่างกันกับเอาต์พุต FPGA ที่อาจผิดพลาดเมื่อ DEVRST_N ถูกยืนยัน สำหรับข้อมูลเพิ่มเติม ดูขั้นตอนที่ 5 ในหัวข้อ 2.2. ข้อควรพิจารณาระหว่างการยืนยัน DEVRST_N และการปิดเครื่อง • เปลี่ยนชื่อ อำนาจลง ไปที่หัวข้อ 2.2 ข้อควรพิจารณาระหว่างการยืนยัน DEVRST_N และการปิดเครื่อง • แปลงเป็นเทมเพลต Microchip
2	02/2022	• เพิ่มส่วนเพิ่มพลัง • เพิ่มส่วนลำดับพลังงาน
1	07/2019	การตีพิมพ์ครั้งแรกของเอกสารนี้

รองรับ Microchip FPGA

กลุ่มผลิตภัณฑ์ Microchip FPGA สนับสนุนผลิตภัณฑ์ด้วยบริการสนับสนุนต่างๆ รวมถึงการบริการลูกค้า ศูนย์สนับสนุนด้านเทคนิคสำหรับลูกค้า a webเว็บไซต์และสำนักงานขายทั่วโลก ขอแนะนำให้ลูกค้าเข้าชมแหล่งข้อมูลออนไลน์ของ Microchip ก่อนติดต่อฝ่ายสนับสนุน เนื่องจากเป็นไปได้มากที่คำถามของพวกเขาจะได้รับคำตอบแล้ว
ติดต่อศูนย์บริการทางเทคนิคผ่าน webเว็บไซต์ที่ www.microchip.com/support ระบุหมายเลขชิ้นส่วนอุปกรณ์ FPGA เลือกประเภทเคสที่เหมาะสม และอัปโหลดการออกแบบ fileขณะสร้างกรณีการสนับสนุนทางเทคนิค
ติดต่อฝ่ายบริการลูกค้าสำหรับการสนับสนุนผลิตภัณฑ์ที่ไม่ใช่ด้านเทคนิค เช่น ราคาผลิตภัณฑ์ การอัพเกรดผลิตภัณฑ์ ข้อมูลอัปเดต สถานะการสั่งซื้อ และการอนุญาต

จากอเมริกาเหนือ โทร 800.262.1060
ทั่วโลก โทร 650.318.4460
แฟกซ์จากทุกที่ในโลก 650.318.8044

ไมโครชิป Webเว็บไซต์

Microchip ให้การสนับสนุนออนไลน์ผ่านของเรา webไซต์ที่ www.ไมโครชิป.com/. นี้ webเว็บไซต์นี้ใช้ในการทำ fileและข้อมูลที่ลูกค้าเข้าถึงได้ง่าย เนื้อหาบางส่วนที่เข้าถึงได้ ได้แก่:

การสนับสนุนผลิตภัณฑ์ – แผ่นข้อมูลและข้อผิดพลาด บันทึกการใช้งาน และ sampโปรแกรม ทรัพยากรการออกแบบ คู่มือผู้ใช้ และเอกสารสนับสนุนฮาร์ดแวร์ ซอฟต์แวร์รุ่นล่าสุด และซอฟต์แวร์ที่เก็บถาวร
ฝ่ายสนับสนุนด้านเทคนิคทั่วไป – คำถามที่พบบ่อย (FAQ) คำขอรับการสนับสนุนทางเทคนิค กลุ่มสนทนาออนไลน์ รายชื่อสมาชิกโปรแกรมพันธมิตรด้านการออกแบบของไมโครชิพ
ธุรกิจไมโครชิป – คู่มือการเลือกผลิตภัณฑ์และการสั่งซื้อ ข่าวประชาสัมพันธ์ล่าสุดของไมโครชิป รายชื่องานสัมมนาและกิจกรรมต่างๆ รายชื่อสำนักงานขายไมโครชิพ ผู้จัดจำหน่ายและตัวแทนโรงงาน

บริการแจ้งการเปลี่ยนแปลงผลิตภัณฑ์

บริการแจ้งเตือนการเปลี่ยนแปลงผลิตภัณฑ์ของไมโครชิปช่วยให้ลูกค้าทราบถึงผลิตภัณฑ์ของไมโครชิปในปัจจุบัน สมาชิกจะได้รับการแจ้งเตือนทางอีเมลทุกครั้งที่มีการเปลี่ยนแปลง อัปเดต การแก้ไข หรือข้อผิดพลาดที่เกี่ยวข้องกับตระกูลผลิตภัณฑ์ที่ระบุหรือเครื่องมือการพัฒนาที่สนใจ
หากต้องการลงทะเบียนให้ไปที่ www.microchip.com/pcn และปฏิบัติตามคำแนะนำในการลงทะเบียน

การสนับสนุนลูกค้า

ผู้ใช้ผลิตภัณฑ์ Microchip สามารถรับความช่วยเหลือได้ผ่านช่องทางต่างๆ:

ตัวแทนจำหน่ายหรือตัวแทน
สำนักงานขายในพื้นที่
วิศวกรโซลูชันเอ็มเบ็ดเด็ด (ESE)
การสนับสนุนด้านเทคนิค

ลูกค้าควรติดต่อตัวแทนจำหน่าย ตัวแทน หรือ ESE เพื่อขอรับการสนับสนุน นอกจากนี้ ยังมีสำนักงานขายในพื้นที่เพื่อให้ความช่วยเหลือลูกค้าอีกด้วย รายชื่อสำนักงานขายและสถานที่ตั้งต่างๆ รวมอยู่ในเอกสารนี้
การสนับสนุนด้านเทคนิคพร้อมให้บริการผ่าน webเว็บไซต์อยู่ที่: www.microchip.com/support

คุณสมบัติการป้องกันรหัสอุปกรณ์ไมโครชิป

โปรดทราบรายละเอียดต่อไปนี้เกี่ยวกับคุณลักษณะการป้องกันรหัสบนผลิตภัณฑ์ Microchip:

ผลิตภัณฑ์ Microchip ตรงตามข้อกำหนดที่ระบุไว้ในแผ่นข้อมูล Microchip เฉพาะของตน
Microchip เชื่อว่ากลุ่มผลิตภัณฑ์ของตนจะปลอดภัยเมื่อใช้ตามลักษณะที่ต้องการ ภายใต้ข้อกำหนดการทำงาน และภายใต้เงื่อนไขปกติ
คุณค่าของไมโครชิปและปกป้องสิทธิ์ในทรัพย์สินทางปัญญาอย่างจริงจัง การพยายามละเมิดคุณสมบัติการป้องกันโค้ดของผลิตภัณฑ์ไมโครชิปถือเป็นสิ่งต้องห้ามโดยเด็ดขาด และอาจละเมิดกฎหมาย Digital Millennium Copyright Act

ทั้ง Microchip และผู้ผลิตเซมิคอนดักเตอร์รายอื่นไม่สามารถรับประกันความปลอดภัยของโค้ดได้ การปกป้องโค้ดไม่ได้หมายความว่าเรารับประกันว่าผลิตภัณฑ์นั้น “ไม่แตกหัก” การปกป้องโค้ดนั้นได้รับการพัฒนาอย่างต่อเนื่อง Microchip มุ่งมั่นที่จะปรับปรุงคุณสมบัติการปกป้องโค้ดของผลิตภัณฑ์ของเราอย่างต่อเนื่อง

ประกาศทางกฎหมาย

เอกสารเผยแพร่นี้และข้อมูลในที่นี้อาจใช้กับผลิตภัณฑ์ของ Microchip เท่านั้น ซึ่งรวมถึงการออกแบบ ทดสอบ และรวมผลิตภัณฑ์ของ Microchip เข้ากับแอปพลิเคชันของคุณ การใช้ข้อมูลนี้ในลักษณะอื่นใดถือเป็นการละเมิดข้อกำหนดเหล่านี้ ข้อมูลเกี่ยวกับแอปพลิเคชันอุปกรณ์มีไว้เพื่อความสะดวกของคุณเท่านั้น และอาจถูกแทนที่
โดยการปรับปรุง เป็นความรับผิดชอบของคุณในการตรวจสอบให้แน่ใจว่าใบสมัครของคุณตรงตามข้อกำหนดของคุณ ติดต่อสำนักงานขาย Microchip ในพื้นที่ของคุณเพื่อรับการสนับสนุนเพิ่มเติม หรือขอรับการสนับสนุนเพิ่มเติมได้ที่ www.microchip.com/en-us/support/design-help/client-support-services.
ข้อมูลนี้จัดทำโดยไมโครชิพ “ตามที่เป็น” ไมโครชิปไม่รับรองหรือรับประกันใดๆ ไม่ว่าจะโดยชัดแจ้งหรือโดยนัย เป็นลายลักษณ์อักษรหรือโดยวาจาตามกฎหมาย
หรืออื่น ๆ ที่เกี่ยวข้องกับข้อมูล รวมถึงแต่ไม่จำกัดเพียงการรับประกันโดยปริยายใด ๆ ของการไม่ละเมิด ความสามารถในการซื้อขาย และความเหมาะสมสำหรับวัตถุประสงค์เฉพาะ หรือการรับประกันที่เกี่ยวข้องกับสภาพ คุณภาพ หรือประสิทธิภาพของมัน

ในกรณีใดๆ MICROCHIP จะไม่รับผิดชอบต่อการสูญเสีย ความเสียหาย ค่าใช้จ่าย หรือค่าใช้จ่ายใดๆ อันเป็นทางอ้อม พิเศษ เป็นการลงโทษ โดยบังเอิญ หรือเป็นผลสืบเนื่อง ไม่ว่าประเภทใดก็ตามที่เกี่ยวข้องกับข้อมูลหรือการใช้งาน ไม่ว่าจะเกิดจากสาเหตุใดก็ตาม แม้ว่า MICROCHIP จะได้รับแจ้งถึงความเป็นไปได้หรือความเสียหายที่คาดการณ์ได้ก็ตาม ในขอบเขตสูงสุดที่กฎหมายอนุญาต ความรับผิดทั้งหมดของ MICROCHIP ต่อการเรียกร้องใดๆ ก็ตามที่เกี่ยวข้องกับข้อมูลหรือการใช้งานนั้นจะไม่เกินจำนวนค่าธรรมเนียม (ถ้ามี) ที่คุณได้ชำระโดยตรงกับ MICROCHIP สำหรับข้อมูลดังกล่าว
การใช้เครื่องมือไมโครชิปในการช่วยชีวิตและ/หรือการใช้งานด้านความปลอดภัยเป็นความเสี่ยงของผู้ซื้อโดยสิ้นเชิง และผู้ซื้อตกลงที่จะปกป้อง ชดเชย และทำให้ไมโครชิปไม่ต้องรับผิดใดๆ จากความเสียหาย การเรียกร้อง การฟ้องร้อง หรือค่าใช้จ่ายใดๆ ทั้งสิ้นที่เกิดจากการใช้งานดังกล่าว จะไม่มีการให้ใบอนุญาตใดๆ ไม่ว่าโดยปริยายหรือด้วยวิธีอื่นใด ภายใต้สิทธิ์ในทรัพย์สินทางปัญญาของไมโครชิป เว้นแต่จะระบุไว้เป็นอย่างอื่น

เครื่องหมายการค้า

ชื่อและโลโก้ของ Microchip, โลโก้ Microchip, Adaptec, AnyRate, AVR, โลโก้ AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, โลโก้ Microsemi, MOST, โลโก้ MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, โลโก้ PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, โลโก้ SST, SuperFlash , Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron และ XMEGA เป็นเครื่องหมายการค้าจดทะเบียนของ Microchip Technology Incorporated ในสหรัฐอเมริกาและประเทศอื่นๆ

AgileSwitch, APT, ClockWorks, บริษัท Embedded Control Solutions, EtherSynch, Flashtec, การควบคุมความเร็ว Hyper, HyperLight Load, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, โลโก้ ProASIC Plus, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, WinPath และ ZL เป็นเครื่องหมายการค้าจดทะเบียนของ Microchip Technology Incorporated ในสหรัฐอเมริกา
การปราบปรามคีย์ที่อยู่ติดกัน, AKS, ยุคอนาล็อกสำหรับดิจิตอล, ตัวเก็บประจุใดๆ, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, การจับคู่ค่าเฉลี่ยแบบไดนามิก, DAM , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, การเขียนโปรแกรมอนุกรมในวงจร, ICSP, INICnet, การขนานอัจฉริยะ, การเชื่อมต่อระหว่างชิป, JitterBlocker, ปุ่มบนจอแสดงผล, maxCrypto, สูงสุดView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB โลโก้ที่ผ่านการรับรอง, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, การสร้างรหัสรอบรู้, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE , Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect และ ZENA เป็นเครื่องหมายการค้าของ Microchip Technology Incorporated ใน
สหรัฐอเมริกาและประเทศอื่นๆ
SQTP เป็นเครื่องหมายบริการของ Microchip Technology Incorporated ในสหรัฐอเมริกา โลโก้ Adaptec, Frequency on Demand, Silicon Storage Technology, Symmcom และ Trusted Time เป็นเครื่องหมายการค้าจดทะเบียนของ Microchip Technology Inc. ในประเทศอื่นๆ

GestIC เป็นเครื่องหมายการค้าจดทะเบียนของ Microchip Technology Germany II GmbH & Co. KG ซึ่งเป็นบริษัทในเครือของ Microchip Technology Inc. ในประเทศอื่นๆ
เครื่องหมายการค้าอื่น ๆ ทั้งหมดที่กล่าวถึงในที่นี้เป็นทรัพย์สินของบริษัทที่เกี่ยวข้อง
© 2022, Microchip Technology Incorporated และบริษัทในเครือ สงวนลิขสิทธิ์.
หมายเลข ISBN: 978-1-6683-0362-7

ระบบการจัดการคุณภาพ

สำหรับข้อมูลเกี่ยวกับระบบการจัดการคุณภาพของ Microchip โปรดไปที่ www.microchip.com/quality.

การขายและบริการทั่วโลก

อเมริกา

เอเชีย/แปซิฟิก

ยุโรป

สำนักงานใหญ่

2355 เวสต์แชนด์เลอร์บูเลอวาร์ด แชนด์เลอร์ AZ 85224-6199

โทร: 480-792-7200

โทรสาร: 480-792-7277

การสนับสนุนด้านเทคนิค: www.microchip.com/support Web ที่อยู่: www.ไมโครชิป.คอม

แอตแลนตา

ดูลูธ, จอร์เจีย

โทร: 678-957-9614

โทรสาร: 678-957-1455

ออสติน, เท็กซัส

โทร: 512-257-3370

บอสตัน เวสต์โบโรห์ แมสซาชูเซตส์ โทรศัพท์: 774-760-0087

โทรสาร: 774-760-0088

ชิคาโก

อิตาสกา อิลลินอยส์

โทร: 630-285-0071

โทรสาร: 630-285-0075

ดัลลาส

แอดดิสันเท็กซัส

โทร: 972-818-7423

โทรสาร: 972-818-2924

ดีทรอยต์

โนวี มิชิแกน

โทร: 248-848-4000

ฮูสตัน, เท็กซัส

โทร: 281-894-5983

อินเดียนาโพลิส โนเบิลสวิลล์ อินดีแอนา โทรศัพท์: 317-773-8323

โทรสาร: 317-773-5453

โทร: 317-536-2380

ลอสแองเจลีส มิชชั่นเวียโฮ แคลิฟอร์เนีย โทรศัพท์: 949-462-9523

โทรสาร: 949-462-9608

โทร: 951-273-7800

ราลีห์, นอร์ทแคโรไลนา

โทร: 919-844-7510

นิวยอร์ก, นิวยอร์ก

โทร: 631-435-6000

ซานโฮเซ แคลิฟอร์เนีย

โทร: 408-735-9110

โทร: 408-436-4270

แคนาดา – โตรอนโต

โทร: 905-695-1980

โทรสาร: 905-695-2078

ออสเตรเลีย – ซิดนีย์

โทร : 61-2-9868-6733

ประเทศจีน – ปักกิ่ง

โทร : 86-10-8569-7000

จีน – เฉิงตู

โทร : 86-28-8665-5511

ประเทศจีน – ฉงชิ่ง

โทร : 86-23-8980-9588

จีน – ตงกวน

โทร : 86-769-8702-9880

ประเทศจีน – กว่างโจว

โทร : 86-20-8755-8029

จีน – หางโจว

โทร : 86-571-8792-8115

จีน – ฮ่องกง SAR

โทร: 852-2943-5100

จีน – หนานจิง

โทร : 86-25-8473-2460

จีน – ชิงเต่า

โทร : 86-532-8502-7355

ประเทศจีน – เซี่ยงไฮ้

โทร : 86-21-3326-8000

จีน – เสิ่นหยาง

โทร : 86-24-2334-2829

จีน – เซินเจิ้น

โทร : 86-755-8864-2200

จีน – ซูโจว

โทร : 86-186-6233-1526

จีน – หวู่ฮั่น

โทร : 86-27-5980-5300

จีน – ซีอาน

โทร : 86-29-8833-7252

จีน – เซียะเหมิน

โทร: 86-592-2388138

จีน – จูไห่

โทร: 86-756-3210040

อินเดีย – บังกาลอร์

โทร : 91-80-3090-4444

อินเดีย – นิวเดลี

โทร : 91-11-4160-8631

อินเดีย – ปูเน่

โทร : 91-20-4121-0141

ญี่ปุ่น – โอซาก้า

โทร : 81-6-6152-7160

ญี่ปุ่น – โตเกียว

โทร: 81-3-6880-3770

เกาหลี – แดกู

โทร : 82-53-744-4301

เกาหลี – โซล

โทร : 82-2-554-7200

มาเลเซีย - กัวลาลัมเปอร์

โทร : 60-3-7651-7906

มาเลเซีย – ปีนัง

โทร : 60-4-227-8870

ฟิลิปปินส์ – มะนิลา

โทร : 63-2-634-9065

สิงคโปร์

โทร: 65-6334-8870

ไต้หวัน – Hsin Chu

โทร : 886-3-577-8366

ไต้หวัน – เกาสง

โทร : 886-7-213-7830

ไต้หวัน – ไทเป

โทร : 886-2-2508-8600

ประเทศไทย – กรุงเทพมหานคร

โทร : 66-2-694-1351

เวียดนาม – โฮจิมินห์

โทร : 84-28-5448-2100

ออสเตรีย – เวลส์

โทร : 43-7242-2244-39

แฟกซ์ : 43-7242-2244-393

เดนมาร์ก – โคเปนเฮเกน

โทร: 45-4485-5910

โทรสาร : 45-4485-2829

ฟินแลนด์ – เอสโป

โทร : 358-9-4520-820

ฝรั่งเศส – ปารีส

Tel: 33-1-69-53-63-20

Fax: 33-1-69-30-90-79

เยอรมนี – การชิง

โทร: 49-8931-9700

เยอรมนี – ฮาน

โทร: 49-2129-3766400

เยอรมนี – ไฮลบรอนน์

โทร: 49-7131-72400

เยอรมนี – คาร์ลสรูเฮอ

โทร: 49-721-625370

เยอรมนี – มิวนิค

Tel: 49-89-627-144-0

Fax: 49-89-627-144-44

เยอรมนี – โรเซนไฮม์

โทร : 49-8031-354-560

อิสราเอล – ราอานานา

โทร : 972-9-744-7705

อิตาลี – มิลาน

โทร: 39-0331-742611

โทรสาร : 39-0331-466781

อิตาลี – ปาโดวา

โทร: 39-049-7625286

เนเธอร์แลนด์ – ดรูเนน

โทร: 31-416-690399

โทรสาร : 31-416-690340

นอร์เวย์ – ทรอนด์เฮม

โทร : 47-72884388

โปแลนด์ – วอร์ซอ

โทร: 48-22-3325737

โรมาเนีย – บูคาเรสต์

Tel: 40-21-407-87-50

สเปน – มาดริด

Tel: 34-91-708-08-90

Fax: 34-91-708-08-91

สวีเดน – โกเธนเบิร์ก

Tel: 46-31-704-60-40

สวีเดน – สตอกโฮล์ม

โทร : 46-8-5090-4654

สหราชอาณาจักร – วอคกิ้งแฮม

โทร : 44-118-921-5800

แฟกซ์ : 44-118-921-5820

เอกสาร / แหล่งข้อมูล

MICROCHIP RTG4 ภาคผนวก RTG4 FPGAs แนวทางการออกแบบและเค้าโครงบอร์ด [พีดีเอฟ] คู่มือการใช้งาน
ภาคผนวก RTG4 แนวทางการออกแบบและเค้าโครงบอร์ด RTG4 FPGA, RTG4, ภาคผนวก RTG4 FPGA แนวทางการออกแบบและเค้าโครงบอร์ด, แนวทางการออกแบบและเค้าโครง

อ้างอิง

คู่มือการใช้งาน