MICROCHIP RTG4 Addendum RTG4 FPGAs Linee di Disegnu è Disegnu di Schede

Introduzione

Questu addendum à AC439: Linee di Disegnu è Disegnu di Bordu per a Nota di Applicazione RTG4 FPGA, furnisce infurmazioni supplementari, per enfatizà chì e linee guida di corrispondenza di lunghezza DDR3 publicate in a rivisione 9 o più tardi anu a precedenza annantu à u layout di a scheda utilizata per u kit di sviluppu RTG4 ™. Inizialmente, u kit di sviluppu RTG4 era solu dispunibule cù Engineering Silicon (ES). Dopu à a liberazione iniziale, u kit hè statu più tardi populatu cù i dispusitivi di produzzione RTG1 standard (STD) è a velocità -4. I numeri di parte, RTG4-DEV-KIT è RTG4-DEV-KIT-1 venenu cù i dispositi di qualità di velocità STD è -1 rispettivamente.
Inoltre, questu addendum include dettagli nantu à u cumpurtamentu di l'I / O di u dispositivu per diverse sequenze di accensione è di disattivazione, è dinò l'affirmazione DEVRST_N durante u funziunamentu normale.

Analisi di RTG4-DEV-KIT DDR3 Layout Board

• U kit di sviluppu RTG4 implementa una interfaccia di dati 32-bit è 4-bit ECC DDR3 per ognunu di i dui controller RTG4 FDDR integrati è blocchi PHY (FDDR East è West). L'interfaccia hè fisicamente organizata cum'è cinque corsi di byte di dati.
• U kit segue a mosca per schema di routing cum'è descritta in a sezione di Linee di Disposizione DDR3 di AC439: Linee di Disegnu è Disegnu di Bordu per a Nota di Applicazione RTG4 FPGA. Tuttavia, postu chì stu kit di sviluppu hè statu cuncepitu prima di pubblicà a nota di l'applicazione, ùn hè micca cunfurmate cù e linee di currispundenza di lunghezza aghjurnata descritte in a nota di l'applicazione. In a specificazione DDR3, ci hè un limitu +/- 750 ps nantu à u skew trà data strobe (DQS) è DDR3 clock (CK) in ogni dispositivu di memoria DDR3 durante una transazzione di scrittura (DSS).
• Quandu i linee guida di corrispondenza di lunghezza in AC439 rivisione 9 o versioni successive di a nota di l'applicazione sò seguite, u layout di a scheda RTG4 scuntrà u limitu tDQSS per i dispositi di qualità -1 è STD in tuttu u prucessu, vol.tage, è temperature (PVT) upirativu range sustinutu da i dispusitivi di pruduzzioni RTG4. Questu hè rializatu da factoring in u peghju di l'output skew trà DQS è CK à i pin RTG4. In particulare, quandu si usa
  controller FDDR integratu RG4 più PHY, u DQS porta CK da 370 ps massimu per un dispositivu di velocità -1 è DQS conduce CK da 447 ps massimu per un dispositivu di qualità di velocità STD, in i peggiori casi.
• Basatu nantu à l'analisi mostrata in a Tabella 1-1, u RTG4-DEV-KIT-1 scontra i limiti di tDQSS in ogni dispositivu di memoria, in u peghju di e cundizioni operativi per u RTG4 FDDR. Tuttavia, cum'è mostra in a Tabella 1-2, u layout RTG4-DEV-KIT, populatu cù i dispositi RTG4 di velocità STD, ùn risponde micca à tDQSS per u quartu è u quintu dispositivu di memoria in a topologia fly-by, in u peghju di e cundizioni operativi. per l'RTG4 FDDR. In generale, u RTG4-DEV-KIT hè utilizatu in cundizioni tipiche, cum'è a temperatura di l'ambienti in un ambiente di laboratoriu. Dunque, questa analisi di u peghju casu ùn hè micca applicabile à u RTG4-DEV-KIT utilizatu in cundizioni tipiche. L'analisi serve cum'è exampPer quessa, hè impurtante di seguità a guida di currispundenza di lunghezza DDR3 listata in AC439, in modu chì un disignu di bordu di l'utilizatori scontra tDQSS per una applicazione di volu.
• Per elaburà più nantu à questu example, è dimustrà cumu cumpensà manualmente un layout di scheda RTG4 chì ùn pò micca risponde à e linee guida di corrispondenza di lunghezza AC439 DDR3, u RTG4-DEV-KIT cù i dispositi di qualità di velocità STD ponu sempre scuntrà tDQSS à ogni dispositivu di memoria, in u peghju di e cundizioni, perchè u controller integratu RTG4 FDDR plus PHY hà a capacità di ritardà staticamente u signale DQS per via di byte di dati. Stu shift staticu pò esse usatu per riduce u skew trà DQS è CK in un dispositivu di memoria chì hà un tDQSS> 750 ps. Vede a sezione DRAM Training, in UG0573: RTG4 FPGA High Speed ​​DDR Interfaces User Guide per più infurmazione nantu à l'usu di i cuntrolli di ritardu staticu (in u registru REG_PHY_WR_DQS_SLAVE_RATIO) per DQS durante una transazzione di scrittura. Stu valore di ritardu pò esse usatu in Libero® SoC quandu istanti un controller FDDR cù inizializazione automatica mudificà u codice d'inizializazione CoreABC FDDR generatu automaticamente. Un prucessu simili pò esse appiicatu à un layout di bordu di l'utilizatori chì ùn risponde micca à tDQSS à ogni dispositivu di memoria.

Table 1-1. Valutazione di RTG4-DEV-KIT-1 tDQSS Calculation For -1 Parts and FDDR1 Interface

Percorsu analizatu	Lunghezza di l'orologio (mils)	Ritardo di propagazione di u clock (ps)	Lunghezza di dati (mils)	Propagazione di dati n ritardu (ps)	A diferenza trà CLKDQS per via di u routing (mils)	tDQSS à ogni memoria, dopu skew board + FPGA DQSCLK inclinare (ps)
Memoria FPGA-1st	2578	412.48	2196	351.36	61.12	431.12
FPGA-2ª Memoria	3107	497.12	1936	309.76	187.36	557.36
Memoria FPGA-3rd	3634	581.44	2231	356.96	224.48	594.48
Memoria FPGA-4th	4163	666.08	2084	333.44	332.64	702.64
Memoria FPGA-5th	4749	759.84	2848	455.68	304.16	674.16

Nota: In u peghju di e cundizioni, RTG4 FDDR DDR3 DQS-CLK skew per i dispositi -1 hè 370 ps massimu è 242 ps minimu.

Table 1-2. Valutazione di RTG4-DEV-KIT tDQSS Calculation for STD Parts and FDDR1 Interface

Percorsu analizatu	Lunghezza di l'orologio (mils)	Ritardo di propagazione di l'orologio (ps)	Lunghezza di dati (mils)	Ritardo di propagazione di dati (ps)	A diferenza trà CLKDQS per via di u routing (mils)	tDQSS à ogni memoria, dopu skew board + FPGA DQSCLK inclinare (ps)
Memoria FPGA-1st	2578	412.48	2196	351.36	61.12	508.12
FPGA-2ª Memoria	3107	497.12	1936	309.76	187.36	634.36
Memoria FPGA-3rd	3634	581.44	2231	356.96	224.48	671.48
Memoria FPGA-4th	4163	666.08	2084	333.44	332.64	779.64
Memoria FPGA-5th	4749	759.84	2848	455.68	304.16	751.16

Nota:  In u peghju di e cundizioni, RTG4 FDDR DDR3 DQS-CLK skew per i dispositi STD hè 447 ps massimu è 302 ps minimu.
Nota: A stima di ritardu di propagazione di u bordu di 160 ps / inch hè stata aduprata in questa analisi example per riferimentu. U ritardu di propagazione di a scheda attuale per una scheda d'utilizatore dipende da a scheda specifica chì hè analizata.

Sequenza di putenza

Questu addendum à AC439: Linee di Disegnu è Disegnu di Bordu per a Nota di Applicazione RTG4 FPGA, furnisce infurmazioni supplementari, per enfatizà a criticità di seguità e Linee di Disegnu di Bordu. Assicuratevi chì e linee guida sò seguite in quantu à Power-Up è Power-Down.

Power-Up
A tavula chì seguita lista i casi d'utilizazione di l'alimentazione cunsigliata è e so linee guida currispondenti.

Table 2-1. Linee di Power-Up

Casu d'usu	Esigenza di sequenza	Cumportamentu	Notes
DEVRST_N Affirmatu durante l'accensione, finu à chì tutti l'alimentatori RTG4 anu righjuntu e cundizioni di funziunamentu cunsigliatu	Nisun r specificuamp-up ordine necessariu. fornitura ramp-up deve alzà monotonicamente.	Una volta VDD è VPP ghjunghjenu i soglie di attivazione (VDD ~= 0.55V, VPP ~= 2.2V) è DEVRST_N hè liberatu, u contatore di ritardu POR currirà per ~ 40ms tipicu (50ms max), allora l'accensione di u dispositivu à u funziunamentu aderisce à e Figure 11 è 12 (DEVRST_N PUFT) di Guida di l'Usuariu di u Controller di Sistema (UG0576). In altre parolle, sta sequenza piglia 40 ms + 1.72036 ms (tipica) da u puntu DEVRST_N hè stata liberata. Nota chì l'usu sussegwente di DEVRST_N ùn aspetta micca u contatore POR per realizà e funzioni funziunali è cusì sta sequenza piglia solu 1.72036 ms (tipica).	Per cuncepimentu, i outputs seranu disattivati ​​(vale à dì float) durante l'accensione. Una volta u contatore POR hà finitu, DEVRST_N hè liberatu è tutte e forniture I/O VDDI anu righjuntu u so ~ 0.6 V soglia, allora l'I/O sarà tristatu cù a pull-up debbule attivata, finu à chì i outputs passanu à u cuntrollu di l'utilizatori, per i Figure 11 è 12 di UG0576. I risultati critichi chì devenu esse bassi durante l'accensione necessitanu una resistenza di pull-down esterna di 1K-ohm.
DEVRST_N tiratu à VPP è tutte e forniture ramp à circa à u listessu tempu	VDDPLL ùn deve esse micca l'ultima alimentazione à ramp sopra, è deve ghjunghje à u minimu di u volu di funziunamentu cunsigliatutage prima di l'ultima fornitura (VDD o VDDI) cumencia rampper impedisce l'output di bloccu PLL glitches. Vede u RTG4 Clock Resources User Guide (UG0586) per una spiegazione di cumu utilizà u CCC/PLL READY_VDDPLL input per sguassà i requisiti di sequenza per l'alimentazione VDDPLL. O liganu SERDES_x_Lyz_VDDAIO à a listessa fornitura cum'è VDD, o assicuratevi di accensione simultaneamente.	Una volta VDD è VPP raggiungono i soglie di attivazione (VDD ~= 0.55V, VPP ~= 2.2V) U contatore di ritardu POR di 50 ms funzionarà. L'accensione di u dispusitivu à u timing funziunale aderisce à Figure 9 è 10 (VDD PUFT) di a Guida di l'Usuariu di u Controller di Sistema (UG0576). In altre parolle, u tempu tutale hè 57.95636 ms.	Per cuncepimentu, i outputs seranu disattivati ​​(vale à dì float) durante l'accensione. Una volta u contatore POR hà finitu, DEVRST_N hè liberatu è tutti i suministi VDDI IO anu righjuntu u so ~ 0.6 V soglia, allora l'I/O sarà tristatu cù a pull-up debbule attivata, finu à chì i outputs passanu à u cuntrollu di l'utilizatori, per i Figure 9 è 10 di UG0576. I risultati critichi chì devenu esse bassi durante l'accensione necessitanu una resistenza di pull-down esterna di 1K-ohm.

Casu d'usu	Esigenza di sequenza	Cumportamentu	Notes
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	Sequenza listata in a Colonna di Scenariu. DEVRST_N hè trascinatu à VPP.	Una volta VDD è VPP raggiungono i soglie di attivazione (VDD ~= 0.55 V, VPP ~= 2.2 V) i 50 ms U contatore di ritardu POR s'avviarà. L'accensione di u dispositivu à u timing funziunale aderisce à Figure 9 è 10 (VDD PUFT) di Guida di l'Usuariu di u Controller di Sistema (UG0576). U cumpletu di a sequenza di accensione di u dispositivu è l'accensione à u timing funziunale hè basatu annantu à l'ultimu fornimentu VDDI chì hè alimentatu.	Per cuncepimentu, i outputs seranu disattivati ​​(vale à dì float) durante l'accensione. Una volta u contatore POR hà finitu, DEVRST_N hè liberatu è tutte e forniture I/O VDDI anu righjuntu u so ~ 0.6V soglia, allora l'IO sarà tristatu cù pull-up debbuli attivatu, finu à chì e outputs passanu à u cuntrollu di l'utilizatori, per e Figure 9 è 10 di UG0576. Nisuna attivazione di pull-up debule durante l'accensione finu à chì tutti i suministi VDDI righjunghjenu ~ 0.6V. U benefiziu chjave di sta sequenza hè chì l'ultimu supply VDDI chì righjunghji stu limitu di attivazione ùn hà micca attivatu u pull-up debbule è invece a transizione direttamente da u modu disattivatu à u modu definitu da l'utilizatori. Questu pò aiutà à minimizzà u numeru di resistori di pull-down esterni 1K necessarii per i disinni chì anu a maiò parte di i banche I / O alimentati da l'ultimu VDDI per cresce. Per tutti l'altri banchi I/O alimentati da qualsiasi fornitura VDDI altru ch'è l'ultima fornitura VDDI per aumentà, i outputs critichi chì devenu esse bassi durante l'accensione necessitanu una resistenza di pull-down esterna di 1K-ohm.
Aspetta almenu 51 ms ->
VDDI (Tutti i IO banche)
OR
VDD/ SERDES_VD DAIO ->
VPP/ VDDPLL/ 3.3V_VDDI ->
Aspetta almenu 51 ms ->
VDDI (non-3.3V_VD DI)

 Considerazioni durante DEVRST_N Assertion and Power-Down

Se AC439: Linee di Disegnu è Disegnu di Schede per RTG4 FPGA Applicazione Note di guida ùn sò micca seguite per piacè riview i seguenti dettagli:

1. Per e sequenze di spegnimentu date in a Tabella 2-2, l'utilizatore pò vede glitches I / O o inrush è avvenimenti attuali transitori.
2. Cum'è dichjaratu in a Notificazione di Cunsigliu di Clienti (CAN) 19002.5, a deviazione da a sequenza di spegnimentu chì hè cunsigliatu in a datasheet RTG4 pò attivà una corrente transitoria nantu à u supply 1.2V VDD. Se l'alimentazione 3.3V VPP hè rampabbassatu prima di l'alimentazione VDD 1.2V, una corrente transitoria in VDD serà osservata cum'è VPP è DEVRST_N (alimentatu da VPP) righjunghjenu circa 1.0V. Questa corrente transitoria ùn si verifica micca se VPP hè chjusu l'ultimu, secondu a raccomandazione di a datasheet.
   1. A magnitudine è a durata di u currente transitori dipendenu da u disignu programatu in u FPGA, a capacità di disaccoppiamentu di a scheda specifica, è a risposta transitoria di u vol 1.2V.tage regulatore. In casi rari, hè stata osservata una corrente transitoria finu à 25A (o 30 Watts nantu à una fornitura nominale di 1.2V VDD). A causa di a natura distribuita di questa corrente transitoria VDD in tutta a tela FPGA (micca localizzata in una zona specifica), è a so curta durazione, ùn ci hè micca preoccupazione di affidabilità se u transitorio di u putere hè 25A o menu.
   2. Cum'è una pratica di cuncepimentu megliu, seguite a ricunniscenza di a datasheet per evità u currente transitoriu.
3. I/O glitches pò esse circa 1.7V per 1.2 ms.
   1. High glitch in outputs drive Low or Tristate pò esse osservatu.
   2. Low glitch in outputs drive High pò esse osservatu (u low glitch ùn pò micca esse mitigatu aghjunghjendu un pull-down 1 KΩ).
4. L'accensione di VDDIx permette prima a transizione monotona da High à Low, ma l'output conduce brevemente à u bassu chì affetterà una scheda di l'utilizatori chì prova di tirà esternamente l'output altu quandu RTG4 VDDIx hè alimentatu. RTG4 richiede chì i pads I/O ùn sò micca guidati esternamente sopra l'alimentazione bancaria VDDIx voltagDunque, se un resistore esternu hè aghjuntu à un altru rail d'alimentazione, deve esse spente simultaneamente cù u supply VDDIx.
   Table 2-2. Scenarii di Glitch I/O quandu ùn seguitanu micca a sequenza di spegnimentu cunsigliata in AC439

   Statu di Output Default	VDD (1.2 V)	VDDIx (<3.3 V) VDDIx (3.3 V)	VPP (3.3 V)	DEVRST_N	Cumportamentu di Power Down
   					Glitch I/O	Current In-Rush
   I/O Driving Low o Tristated	Ramp falà dopu à VPP in ogni ordine		Ramp giù prima	Ligatu à VPP	Iè 1	Iè
   	Ramp falà in ogni ordine dopu à DEVRST_N affirmazioni			Asserted before any supplys ramp giù	Iè 1	Innò
   I/O Driving High	Ramp falà dopu à VPP in ogni ordine		Ramp giù prima	Ligatu à VPP	Iè	Iè
   	Ramp in ogni ordine prima di VPP		Ramp giù l'ultimu	Ligatu à VPP	No 2	Innò
   	Ramp falà in ogni ordine dopu à DEVRST_N affirmazioni			Asserted before any supplys ramp giù	Iè	Innò

   1. Una resistenza di pull-down esterna di 1 KΩ hè cunsigliatu per mitigà l'altu glitch nantu à l'I/O critichi, chì deve esse bassu durante a putenza.
   2. Un glitch bassu hè osservatu solu per un I/O chì hè tiratu esternamente à una alimentazione chì ferma alimentata cum'è VPP ramps giù. Tuttavia, questu hè una violazione di e cundizioni di funziunamentu di u dispositivu cunsigliatu postu chì u PAD ùn deve esse altu dopu à u VDDIx r currispundente.amps giù.
5. Se DEVRST_N hè affirmatu, l'utilizatore pò vede un glitch bassu nantu à qualsiasi output I / O chì conduce altu è ancu tiratu esternamente via una resistenza à VDDI. Per esample, cù una resistenza pull-up 1KΩ, un glitch bassu ghjunghje sin'à un minimu voltage di 0.4V cù una durata di 200 ns pò accade prima di l'output esse trattatu.

Nota: DEVRST_N ùn deve esse tiratu sopra à u VPP voltage. Per evità ciò chì sopra, hè assai cunsigliatu di seguità e sequenze di accensione è di spegnimentu descritte in AC439: Linee di Disegnu è Disegnu di Bordu per a Nota di Applicazione RTG4 FPGA.

Storia di rivisione

A storia di rivisione descrive i cambiamenti chì sò stati implementati in u documentu. I cambiamenti sò listati per rivisione, cuminciendu cù a publicazione attuale.

Table 3-1. Storia di rivisione

Revisione	Data	Descrizzione
A	04/2022	• Duranti DEVRST_N assertion, tutti i RTG4 I / O sarà tristated. L'outputs chì sò guidati in altu da u tessulu FPGA è tirati esternamente in altu nantu à u bordu puderanu sperimentà un glitch bassu prima di entre in a cundizione tristatu. Un disignu di bordu cù un tali scenariu di output deve esse analizatu per capisce l'impattu di l'interconnessioni à i outputs FPGA chì puderanu falla quandu DEVRST_N hè affermatu. Per più infurmazione, vede u Passu 5 in a sezione 2.2. Considerazioni durante DEVRST_N Assertion and Power-Down. • Rinominatu Power-down à a sezione 2.2. Considerazioni durante DEVRST_N Assertion and Power-Down. • Cunvertite à mudellu Microchip.
2	02/2022	• Added the Power-Up rùbbrica. • Added the Power Sequencing rùbbrica.
1	07/2019	A prima publicazione di stu documentu.

Supportu Microchip FPGA

U gruppu di prudutti Microchip FPGA sustene i so prudutti cù diversi servizii di supportu, cumpresu u serviziu di u cliente, u centru di supportu tecnicu di u cliente, un websitu, è uffizii di vendita in u mondu. I clienti sò suggeriti à visità e risorse in linea di Microchip prima di cuntattà l'assistenza postu chì hè assai prubabile chì e so dumande sò digià rispostu.
Cuntattate u Centru di Assistenza Tecnica attraversu u websitu à www.microchip.com/support. Mencione u numeru di parte di u dispositivu FPGA, selezziunate a categuria di casu adatta è carica u disignu files mentre crea un casu di supportu tecnicu.
Cuntattate u Serviziu Clienti per un supportu di produttu micca tecnicu, cum'è u prezzu di u produttu, l'aghjurnamenti di u produttu, l'infurmazioni di l'aghjurnamentu, u statu di l'ordine è l'autorizazione.

• Da l'America di u Nordu, chjamate 800.262.1060
• u restu di u mondu, chjamate 650.318.4460
• Fax, da ogni locu in u mondu, 650.318.8044

U Microchip Websitu

Microchip furnisce supportu in linea via u nostru websitu à www.microchip.com/. Questu website hè usatu per fà files è l'infurmazioni facilmente dispunibili à i clienti. Alcune di u cuntenutu dispunibule include:

• Supportu di u produttu – Schede tecniche e errate, note d’applicazione e sampi prugrammi, risorse di cuncepimentu, guide d'utilizatori è documenti di supportu hardware, l'ultime versioni di u software è u software archiviatu
• Assistenza tecnica generale - Domande frequenti (FAQ), richieste di supportu tecnicu, gruppi di discussione in linea, lista di membri di u prugramma di partenarii di design Microchip
• Affari di Microchip - Selettore di prudutti è guide d'ordine, ultimi comunicati di stampa Microchip, lista di seminarii è avvenimenti, liste di uffizii di vendita di Microchip, distributori è rapprisentanti di fabbrica

Serviziu di Notificazione di Cambiamentu di Produttu

U serviziu di notificazione di cambiamentu di produttu di Microchip aiuta à mantene i clienti attuali nantu à i prudutti Microchip. L'abbonati riceveranu una notificazione per e-mail ogni volta chì ci sò cambiamenti, aghjurnamenti, rivisioni o errata in relazione à una famiglia di prudutti specifica o strumentu di sviluppu d'interessu.
Per registrà, andate à www.microchip.com/pcn è seguitate l'istruzzioni di registrazione.

Assistenza Clienti

L'utilizatori di i prudutti Microchip ponu riceve assistenza attraversu parechji canali:

• Distributore o Rappresentante
• Uffiziu di Vendita Locale
• Ingegnere di soluzioni integrate (ESE)
• Assistenza tecnica

I clienti anu da cuntattà u so distributore, rappresentante o ESE per supportu. L'uffizii di vendita lucali sò ancu dispunibili per aiutà i clienti. Una lista di l'uffizii di vendita è i lochi hè inclusa in stu documentu.
U supportu tecnicu hè dispunibule attraversu u websitu à: www.microchip.com/support

Funzione di prutezzione di codice di i dispositi Microchip

Nota i seguenti dettagli di a funzione di prutezzione di codice nantu à i prudutti Microchip:

• I prudutti Microchip rispondenu à e specificazioni cuntenute in a so specifica Scheda di Dati Microchip.
• Microchip crede chì a so famiglia di prudutti hè sicura quandu s'utilice in a manera prevista, in e specificazioni operative, è in cundizioni normali.
• Microchip valorizza è prutegge in modu aggressivu i so diritti di pruprietà intellettuale. I tentativi di violazione di e funzioni di prutezzione di u codice di u produttu Microchip sò strettamente pruibiti è ponu violà a Digital Millennium Copyright Act.
• Nè Microchip nè un altru fabricatore di semiconductor pò guarantisci a sicurità di u so codice. A prutezzione di u codice ùn significa micca chì guarantimu chì u pruduttu hè "unbreakable". A prutezzione di u codice hè in constante evoluzione. Microchip hè impegnatu à migliurà continuamente e funzioni di prutezzione di codice di i nostri prudutti.

Avvisu Legale

• Questa publicazione è l'infurmazioni quì ponu esse aduprate solu cù i prudutti Microchip, cumpresu per cuncepisce, pruvà è integrà i prudutti Microchip cù a vostra applicazione. L'usu di sta infurmazione in ogni altra manera viola questi termini. L'infurmazioni riguardanti l'applicazioni di u dispositivu sò furnite solu per a vostra comodità è ponu esse rimpiazzate
  da l'aghjurnamenti. Hè a vostra rispunsabilità per assicurà chì a vostra applicazione risponde à e vostre specificazioni. Cuntattate u vostru uffiziu di vendita Microchip locale per supportu supplementu o, uttene supportu supplementu à www.microchip.com/en-us/support/design-help/client-support-services.
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• Suppressione di chjave adiacente, AKS, Analogicu per l'Età Digitale, Qualchese Capacitor, AnyIn, AnyOut, Switching Augmented, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic DAM Matching , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, Programmazione Seriale In-Circuit, ICSP, INICnet, Parallelazione Intelligente, Connettività Inter-Chip, JitterBlocker, Knob-on-Display, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REALICE , Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect è ZENA sò marchi di Microchip Technology Incorporated in u
  USA è altri paesi.
• SQTP hè una marca di serviziu di Microchip Technology Incorporated in i Stati Uniti U logu Adaptec, Frequency on Demand, Silicon Storage Technology, Symmcom, è Trusted Time sò marchi registrati di Microchip Technology Inc. in altri paesi.
• GestIC hè una marca registrata di Microchip Technology Germany II GmbH & Co. KG, una filiale di Microchip Technology Inc., in altri paesi.
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• Manuale d'usu