Addendum MICROCHIP RTG4 Directives de conception et de configuration des cartes FPGA RTG4

Introduction

Cet addendum à AC439 : Board Design and Layout Guidelines for RTG4 FPGA Application Note, fournit des informations supplémentaires, pour souligner que les directives de correspondance de longueur DDR3 publiées dans la révision 9 ou ultérieure prévalent sur la disposition de la carte utilisée pour le kit de développement RTG4™. Initialement, le kit de développement RTG4 n'était disponible qu'avec Engineering Silicon (ES). Après la sortie initiale, le kit a ensuite été équipé d'appareils de production RTG1 de niveau de vitesse standard (STD) et de niveau de vitesse -4. Les numéros de pièce, RTG4-DEV-KIT et RTG4-DEV-KIT-1 sont livrés avec des dispositifs de niveau de vitesse STD et -1 respectivement.
De plus, cet addendum inclut des détails sur le comportement des E/S de l'appareil pour diverses séquences de mise sous tension et hors tension, ainsi que l'assertion DEVRST_N pendant le fonctionnement normal.

Analyse de la disposition de la carte RTG4-DEV-KIT DDR3

• Le kit de développement RTG4 implémente une interface de données 32 bits et une interface ECC DDR4 3 bits pour chacun des deux contrôleurs FDDR RTG4 intégrés et des blocs PHY (FDDR Est et Ouest). L'interface est physiquement organisée en cinq voies d'octets de données.
• Le kit suit le schéma de routage à la volée tel que décrit dans la section Directives de mise en page DDR3 de AC439 : Conseils de conception et de mise en page de carte pour la note d'application RTG4 FPGA. Cependant, étant donné que ce kit de développement a été conçu avant la publication de la note d'application, il n'est pas conforme aux directives de correspondance de longueur mises à jour décrites dans la note d'application. Dans la spécification DDR3, il existe une limite de +/- 750 ps sur le décalage entre le stroboscope de données (DQS) et l'horloge DDR3 (CK) sur chaque périphérique de mémoire DDR3 lors d'une transaction d'écriture (DSS).
• Lorsque les directives de correspondance de longueur dans AC439 révision 9 ou versions ultérieures de la note d'application sont suivies, la disposition de la carte RTG4 respectera la limite tDQSS pour les appareils à vitesse -1 et STD sur l'ensemble du processus, voltage, et la plage de fonctionnement de température (PVT) prise en charge par les appareils de production RTG4. Ceci est accompli en prenant en compte le pire décalage de sortie entre DQS et CK au niveau des broches RTG4. Plus précisément, lors de l'utilisation de la
  contrôleur RTG4 FDDR intégré plus PHY, le DQS mène CK de 370 ps maximum pour un appareil à vitesse -1 et DQS mène CK de 447 ps maximum pour un appareil à vitesse STD, dans les pires conditions.
• Sur la base de l'analyse présentée dans le tableau 1-1, le RTG4-DEV-KIT-1 respecte les limites tDQSS sur chaque périphérique de mémoire, dans les conditions de fonctionnement les plus défavorables pour le RTG4 FDDR. Cependant, comme indiqué dans le tableau 1-2, la disposition RTG4-DEV-KIT, peuplée de dispositifs RTG4 de vitesse STD, ne répond pas au tDQSS pour les quatrième et cinquième dispositifs de mémoire dans la topologie de survol, dans les pires conditions de fonctionnement. pour le FDDR RTG4. En général, le RTG4-DEV-KIT est utilisé dans des conditions typiques, telles que la température ambiante dans un environnement de laboratoire. Par conséquent, cette analyse du pire des cas n'est pas applicable au RTG4-DEV-KIT utilisé dans des conditions typiques. L'analyse sert d'exampC'est pourquoi il est important de suivre les directives de correspondance de longueur DDR3 répertoriées dans AC439, afin qu'une conception de carte utilisateur réponde au tDQSS pour une application de vol.
• Pour approfondir cet example, et démontrer comment compenser manuellement une disposition de carte RTG4 qui ne peut pas répondre aux directives de correspondance de longueur AC439 DDR3, le RTG4-DEV-KIT avec des dispositifs de niveau de vitesse STD peut toujours répondre à tDQSS sur chaque dispositif de mémoire, dans les pires conditions, car le contrôleur RTG4 FDDR intégré plus PHY a la capacité de retarder statiquement le signal DQS par voie d'octet de données. Ce décalage statique peut être utilisé pour réduire le décalage entre DQS et CK au niveau d'un dispositif de mémoire qui a un tDQSS > 750 ps. Consultez la section Formation DRAM, dans UG0573 : Guide de l'utilisateur des interfaces DDR haute vitesse RTG4 FPGA pour plus d'informations sur l'utilisation des contrôles de délai statiques (dans le registre REG_PHY_WR_DQS_SLAVE_RATIO) pour DQS lors d'une transaction d'écriture. Cette valeur de retard peut être utilisée dans Libero® SoC lors de l'instanciation d'un contrôleur FDDR avec initialisation automatique en modifiant le code d'initialisation CoreABC FDDR généré automatiquement. Un processus similaire peut être appliqué à une configuration de carte utilisateur qui ne satisfait pas tDQSS à chaque dispositif de mémoire.

Tableau 1-1. Évaluation du calcul RTG4-DEV-KIT-1 tDQSS pour les pièces -1 et l'interface FDDR1

Chemin analysé	Longueur de l'horloge (mils)	Délai de propagation d'horloge (ps)	Longueur des données (mils)	Propagation des données Délai (ps)	Différence entre CLKDQS en raison du routage (mils)	tDQSS à chaque mémoire, après le biais de la carte + FPGA DQSCLK biais (ps)
FPGA-1ère mémoire	2578	412.48	2196	351.36	61.12	431.12
FPGA-2e mémoire	3107	497.12	1936	309.76	187.36	557.36
FPGA-3e mémoire	3634	581.44	2231	356.96	224.48	594.48
FPGA-4e mémoire	4163	666.08	2084	333.44	332.64	702.64
FPGA-5e mémoire	4749	759.84	2848	455.68	304.16	674.16

Note: Dans les pires conditions, le décalage RTG4 FDDR DDR3 DQS-CLK pour les appareils -1 est de 370 ps maximum et de 242 ps minimum.

Tableau 1-2. Évaluation du calcul RTG4-DEV-KIT tDQSS pour les pièces STD et l'interface FDDR1

Chemin analysé	Longueur de l'horloge (mils)	Délai de propagation d'horloge (ps)	Longueur des données (mils)	Délai de propagation des données (ps)	Différence entre CLKDQS en raison du routage (mils)	tDQSS à chaque mémoire, après le biais de la carte + FPGA DQSCLK biais (ps)
FPGA-1ère mémoire	2578	412.48	2196	351.36	61.12	508.12
FPGA-2e mémoire	3107	497.12	1936	309.76	187.36	634.36
FPGA-3e mémoire	3634	581.44	2231	356.96	224.48	671.48
FPGA-4e mémoire	4163	666.08	2084	333.44	332.64	779.64
FPGA-5e mémoire	4749	759.84	2848	455.68	304.16	751.16

Note:  Dans les pires conditions, le décalage RTG4 FDDR DDR3 DQS-CLK pour les appareils STD est de 447 ps maximum et de 302 ps minimum.
Note: Une estimation du délai de propagation de la carte de 160 ps/pouce a été utilisée dans cette analyse.ample pour référence. Le délai de propagation réel de la carte pour une carte utilisateur dépend de la carte spécifique analysée.

Séquençage de puissance

Cet addendum à AC439 : Board Design and Layout Guidelines for RTG4 FPGA Application Note, fournit des informations supplémentaires, pour souligner l'importance de suivre les directives de conception de carte. Assurez-vous que les directives sont suivies en ce qui concerne la mise sous tension et la mise hors tension.

Mise sous tension
Le tableau suivant répertorie les cas d'utilisation de mise sous tension recommandés et leurs directives de mise sous tension correspondantes.

Tableau 2-1. Directives de mise sous tension

Cas d'utilisation	Exigence de séquence	Comportement	Remarques
DEVRST_N Confirmé lors de la mise sous tension, jusqu'à ce que toutes les alimentations RTG4 aient atteint les conditions de fonctionnement recommandées	Pas de r spécifiqueamp-commande requise. Alimentation ramp-up doit monter de manière monotone.	Une fois que VDD et VPP atteignent les seuils d'activation (VDD ~= 0.55V, VPP ~= 2.2V) et DEVRST_N est libéré, le compteur de retard POR fonctionnera pendant ~ 40 ms typique (50 ms max), puis la mise sous tension de l'appareil pour fonctionner est conforme aux figures 11 et 12 (DEVRST_N PUFT) de Guide de l'utilisateur du contrôleur système (UG0576). En d'autres termes, cette séquence prend 40 ms + 1.72036 ms (typique) à partir du moment où DEVRST_N a été libéré. Notez que l'utilisation ultérieure de DEVRST_N n'attend pas le compteur POR pour effectuer la mise sous tension des tâches fonctionnelles et donc cette séquence ne prend que 1.72036 ms (typique).	De par leur conception, les sorties seront désactivées (c'est-à-dire flottantes) lors de la mise sous tension. Une fois le compteur POR est terminé, DEVRST_N est libéré et toutes les alimentations d'E/S VDDI ont atteint leur Seuil d'environ 0.6 V, puis les E/S seront tristatées avec un faible pull-up activé, jusqu'à ce que les sorties passent au contrôle de l'utilisateur, conformément aux figures 11 et 12 de UG0576. Les sorties critiques qui doivent rester basses lors de la mise sous tension nécessitent une résistance de rappel externe de 1K-ohm.
DEVRST_N tiré vers VPP et toutes les fournitures ramp à peu près au même moment	VDDPLL ne doit pas être le dernière alimentation à ramp et doit atteindre le vol de fonctionnement minimum recommandétage avant la dernière alimentation (VDD ou VDDI) démarre ramppour empêcher la sortie de verrouillage PLL Défaillance. Voir le RTG4 Clocking Resources User Guide (UG0586) pour une explication sur la façon d'utiliser le CCC/PLL READY_VDDPLL entrée pour supprimer les exigences de séquencement pour l'alimentation VDDPLL. Reliez SERDES_x_Lyz_VDDAIO à la même alimentation que VDD ou assurez-vous qu'ils s'allument simultanément.	Une fois que VDD et VPP atteignent les seuils d'activation (VDD ~= 0.55 V, VPP ~= 2.2 V), le Un compteur de retard POR de 50 ms s'exécutera. La mise sous tension de l'appareil à la synchronisation fonctionnelle respecte Figures 9 et 10 (VDD PUFT) du Guide de l'utilisateur du contrôleur système (UG0576). En d'autres termes, le temps total est de 57.95636 ms.	De par leur conception, les sorties seront désactivées (c'est-à-dire flottantes) lors de la mise sous tension. Une fois le compteur POR est terminé, DEVRST_N est libéré et toutes les alimentations VDDI IO ont atteint leur Seuil d'environ 0.6 V, puis les E/S seront tristatées avec un faible pull-up activé, jusqu'à ce que les sorties passent au contrôle de l'utilisateur, conformément aux figures 9 et 10 de UG0576. Les sorties critiques qui doivent rester basses lors de la mise sous tension nécessitent une résistance de rappel externe de 1K-ohm.

Cas d'utilisation	Exigence de séquence	Comportement	Remarques
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	Séquence répertoriée dans la colonne Scénario. DEVRST_N est tiré vers le haut vers VPP.	Une fois que VDD et VPP atteignent les seuils d'activation (VDD ~= 0.55 V, VPP ~= 2.2 V), les 50 ms Le compteur de délai POR s'exécutera. La mise sous tension de l'appareil à la synchronisation fonctionnelle est conforme aux figures 9 et 10 (VDD PUFT) de Guide de l'utilisateur du contrôleur système (UG0576). L'achèvement de la séquence de mise sous tension de l'appareil et la mise sous tension jusqu'à la synchronisation fonctionnelle sont basés sur la dernière alimentation VDDI mise sous tension.	De par leur conception, les sorties seront désactivées (c'est-à-dire flottantes) lors de la mise sous tension. Une fois le compteur POR est terminé, DEVRST_N est libéré et toutes les alimentations d'E/S VDDI ont atteint leur Seuil d'environ 0.6 V, puis les E/S seront tristatées avec un faible pull-up activé, jusqu'à ce que les sorties passent au contrôle de l'utilisateur, conformément aux figures 9 et 10 de UG0576. Aucune activation de pull-up faible pendant la mise sous tension jusqu'à ce que toutes les alimentations VDDI atteignent ~ 0.6 V. L'avantage clé de cette séquence est que la dernière alimentation VDDI qui atteint ce seuil d'activation n'aura pas le pull-up faible activé et passera directement du mode désactivé au mode défini par l'utilisateur. Cela peut aider à minimiser le nombre de résistances d'abaissement externes de 1K requises pour les conceptions dont la majorité des banques d'E/S sont alimentées par le dernier VDDI à augmenter. Pour toutes les autres banques d'E/S alimentées par une alimentation VDDI autre que la dernière alimentation VDDI à monter, les sorties critiques qui doivent rester basses pendant la mise sous tension nécessitent une résistance d'abaissement externe de 1 kohm.
Attendez au moins 51 ms ->
VDDI (toutes les E/S banques)
OR
VDD/ SERDES_VD DAIO ->
VPP/ VDDPLL/ 3.3V_VDDI ->
Attendez au moins 51 ms ->
VDDI (DI non 3.3 V_VD)

 Considérations lors de l'assertion DEVRST_N et de la mise hors tension

Si AC439 : Conseils de conception et de mise en page de carte pour RTG4 FPGA, les directives de la note d'application ne sont pas suivies, veuillezview les détails suivants:

1. Pour les séquences de mise hors tension données dans le Tableau 2-2, l'utilisateur peut voir des problèmes d'E/S ou des événements de courant d'appel et transitoires.
2. Comme indiqué dans la notification d'avis client (CAN) 19002.5, un écart par rapport à la séquence de mise hors tension recommandée dans la fiche technique RTG4 peut déclencher un courant transitoire sur l'alimentation VDD 1.2 V. Si l'alimentation 3.3V VPP est ramped down avant l'alimentation 1.2V VDD, un courant transitoire sur VDD sera observé lorsque VPP et DEVRST_N (alimenté par VPP) atteignent environ 1.0V. Ce courant transitoire ne se produit pas si le VPP est mis hors tension en dernier, conformément à la recommandation de la fiche technique.
   1. L'amplitude et la durée du courant transitoire dépendent de la conception programmée dans le FPGA, de la capacité de découplage spécifique de la carte et de la réponse transitoire du vol 1.2 V.tage régulateur. Dans de rares cas, un courant transitoire jusqu'à 25A (ou 30 Watts sur une alimentation VDD nominale de 1.2V) a été observé. En raison de la nature distribuée de ce courant transitoire VDD sur l'ensemble de la structure FPGA (non localisé dans une zone spécifique) et de sa courte durée, il n'y a aucun problème de fiabilité si le transitoire de mise hors tension est de 25 A ou moins.
   2. En tant que meilleure pratique de conception, suivez les recommandations de la fiche technique pour éviter le courant transitoire.
3. Les problèmes d'E/S peuvent être d'environ 1.7 V pendant 1.2 ms.
   1. Des parasites élevés sur les sorties pilotant Low ou Tristate peuvent être observés.
   2. Un faible pépin sur les sorties conduisant à l'état haut peut être observé (le pépin bas ne peut pas être atténué en ajoutant un abaissement de 1 KΩ).
4. La mise hors tension de VDDIx permet d'abord la transition monotone de High à Low, mais la sortie passe brièvement à l'état bas, ce qui affecterait une carte utilisateur qui tente de tirer la sortie vers le haut lorsque RTG4 VDDIx est éteint. RTG4 exige que les pads d'E / S ne soient pas pilotés en externe au-dessus du vol d'alimentation de la banque VDDIxtagPar conséquent, si une résistance externe est ajoutée à un autre rail d'alimentation, elle doit s'éteindre simultanément avec l'alimentation VDDIx.
   Tableau 2-2. Scénarios de pépin d'E/S en cas de non-respect de la séquence de mise hors tension recommandée dans AC439

   État de sortie par défaut	VDD (1.2 V)	VDDIx (<3.3 V) VDDIx (3.3 V)	VPP (3.3 V)	DEVRST_N	Comportement de mise hors tension
   					Problème d'E/S	Courant In-Rush
   I/O Driving Low ou Tristate	Ramp vers le bas après VPP dans n'importe quel ordre		Ramp vers le bas en premier	Lié au VPP	Oui1	Oui
   	Ramp vers le bas dans n'importe quel ordre après l'assertion DEVRST_N			Affirmé avant toute fourniture ramp vers le bas	Oui1	Non
   E/S à l'état haut	Ramp vers le bas après VPP dans n'importe quel ordre		Ramp vers le bas en premier	Lié au VPP	Oui	Oui
   	Ramp vers le bas dans n'importe quel ordre avant VPP		Ramp en dernier	Lié au VPP	N°2	Non
   	Ramp vers le bas dans n'importe quel ordre après l'assertion DEVRST_N			Affirmé avant toute fourniture ramp vers le bas	Oui	Non

   1. Une résistance d'abaissement externe de 1 KΩ est recommandée pour atténuer les parasites élevés sur les E/S critiques, qui doivent rester faibles pendant la mise hors tension.
   2. Un faible pépin n'est observé que pour une E/S qui est tirée de l'extérieur vers une alimentation qui reste alimentée en tant que VPP rampest vers le bas. Cependant, il s'agit d'une violation des conditions de fonctionnement recommandées pour l'appareil puisque le PAD ne doit pas être élevé après le VDDIx r correspondant.ampest en panne.
5. Si DEVRST_N est affirmé, l'utilisateur peut voir un faible pépin sur n'importe quelle sortie d'E/S qui est à l'état haut et également tirée de l'extérieur via une résistance vers VDDI. Par exempleample, avec une résistance pull-up de 1KΩ, un faible pépin atteignant un vol minimumtage de 0.4 V avec une durée de 200 ns peut se produire avant que la sortie ne soit traitée.

Note: DEVRST_N ne doit pas être tiré au-dessus du vol VPPtage. Pour éviter ce qui précède, il est fortement recommandé de suivre les séquences de mise sous tension et hors tension décrites dans AC439 : Conseils de conception et de mise en page de la carte pour la note d'application RTG4 FPGA.

Historique des révisions

L'historique des révisions décrit les modifications qui ont été implémentées dans le document. Les modifications sont répertoriées par révision, en commençant par la publication actuelle.

Tableau 3-1. Historique des révisions

Révision	Date	Description
A	04/2022	• Au cours de l'assertion DEVRST_N, toutes les E/S RTG4 seront à trois états. Les sorties qui sont pilotées à l'état haut par la structure FPGA et tirées à l'extérieur vers le haut sur la carte peuvent subir un faible pépin avant d'entrer dans la condition à trois états. Une conception de carte avec un tel scénario de sortie doit être analysée pour comprendre l'impact des interconnexions sur les sorties FPGA qui pourraient se bloquer lorsque DEVRST_N est affirmé. Pour plus d'informations, reportez-vous à l'étape 5 de la section 2.2. Considérations lors de l'assertion DEVRST_N et de la mise hors tension. • renommé Éteindre à la rubrique 2.2. Considérations lors de l'assertion DEVRST_N et de la mise hors tension. • Converti en modèle Microchip.
2	02/2022	• Ajout de la section Power-Up. • Ajout de la section Power Sequencing.
1	07/2019	La première publication de ce document.

Prise en charge des micropuces FPGA

Le groupe de produits Microchip FPGA soutient ses produits avec divers services de support, y compris le service client, le centre de support technique client, un website et des bureaux de vente dans le monde entier. Les clients sont invités à consulter les ressources en ligne de Microchip avant de contacter l'assistance, car il est très probable que leurs questions aient déjà reçu une réponse.
Contactez le centre d'assistance technique via le website à l'adresse www.microchip.com/support. Mentionnez le numéro de pièce de l'appareil FPGA, sélectionnez la catégorie de cas appropriée et téléchargez la conception files lors de la création d'un dossier de support technique.
Contactez le service client pour une assistance produit non technique, telle que la tarification des produits, les mises à niveau des produits, les informations de mise à jour, le statut de la commande et l'autorisation.

• Depuis l'Amérique du Nord, appelez le 800.262.1060
• le reste du monde, appelez le 650.318.4460
• Fax, de n'importe où dans le monde, 650.318.8044

La micropuce Website

Microchip fournit une assistance en ligne via notre website à www.microchip.com/. Ce weble site est utilisé pour faire files et informations facilement accessibles aux clients. Voici quelques-uns des contenus disponibles :

• Assistance produit – Fiches techniques et errata, notes d'application et samples programmes, les ressources de conception, les guides d'utilisation et les documents de support matériel, les dernières versions de logiciels et les logiciels archivés
• Assistance technique générale - Foire aux questions (FAQ), demandes d'assistance technique, groupes de discussion en ligne, liste des membres du programme de partenariat de conception Microchip
• Activité de Microchip - Guides de sélection et de commande de produits, derniers communiqués de presse de Microchip, liste des séminaires et événements, listes des bureaux de vente, des distributeurs et des représentants d'usine de Microchip

Service de notification de changement de produit

Le service de notification de changement de produit de Microchip aide les clients à rester informés sur les produits Microchip. Les abonnés recevront une notification par e-mail chaque fois qu'il y aura des changements, des mises à jour, des révisions ou des errata liés à une famille de produits ou à un outil de développement spécifique.
Pour vous inscrire, rendez-vous sur www.microchip.com/pcn et suivez les instructions d'inscription.

Assistance clientèle

Les utilisateurs de produits Microchip peuvent recevoir de l'aide via plusieurs canaux :

• Distributeur ou représentant
• Bureau de vente local
• Ingénieur Solutions Embarquées (ESE)
• Assistance technique

Les clients doivent contacter leur distributeur, leur représentant ou ESE pour obtenir de l'aide. Des bureaux de vente locaux sont également disponibles pour aider les clients. Une liste des bureaux de vente et des emplacements est incluse dans ce document.
Le support technique est disponible via le website à: www.microchip.com/support

Fonction de protection du code des appareils Microchip

Notez les détails suivants concernant la fonction de protection du code sur les produits Microchip :

• Les produits Microchip répondent aux spécifications contenues dans leur fiche technique Microchip particulière.
• Microchip estime que sa gamme de produits est sécurisée lorsqu'elle est utilisée de la manière prévue, dans le cadre des spécifications de fonctionnement et dans des conditions normales.
• Microchip valorise et protège agressivement ses droits de propriété intellectuelle. Les tentatives de violation des fonctions de protection du code du produit Microchip sont strictement interdites et peuvent enfreindre le Digital Millennium Copyright Act.
• Ni Microchip ni aucun autre fabricant de semi-conducteurs ne peut garantir la sécurité de son code. La protection du code ne signifie pas que nous garantissons que le produit est « incassable ». La protection du code évolue constamment. Microchip s'engage à améliorer en permanence les fonctionnalités de protection du code de ses produits.

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