Дадатак да MICROCHIP RTG4 RTG4 FPGA Рэкамендацыі па дызайне і кампаноўцы платы
Уводзіны
У гэтым дадатку да AC439: Кіраўніцтва па дызайне і кампаноўцы платы для RTG4 FPGA Application Note змяшчаецца дадатковая інфармацыя, каб падкрэсліць, што рэкамендацыі па супастаўленні даўжыні DDR3, апублікаваныя ў версіі 9 або пазнейшай, маюць прыярытэт над кампаноўкай платы, якая выкарыстоўваецца для камплекта распрацоўніка RTG4™. Першапачаткова камплект распрацоўкі RTG4 быў даступны толькі з Engineering Silicon (ES). Пасля першапачатковага выпуску камплект пазней быў запоўнены серыйнымі прыладамі RTG1 стандартнага (STD) класа хуткасці і класа хуткасці -4. Нумары дэталяў RTG4-DEV-KIT і RTG4-DEV-KIT-1 пастаўляюцца з прыладамі класа хуткасці STD і -1 адпаведна.
Акрамя таго, гэты дадатак змяшчае падрабязную інфармацыю аб паводзінах прылады ўводу/вываду для розных паслядоўнасцей уключэння і выключэння харчавання, а таксама зацвярджэнне DEVRST_N падчас звычайнай працы.
Аналіз макета платы RTG4-DEV-KIT DDR3
- Набор для распрацоўкі RTG4 рэалізуе 32-бітны інтэрфейс дадзеных і 4-бітны ECC DDR3 для кожнага з двух убудаваных кантролераў RTG4 FDDR і блокаў PHY (FDDR East і West). Інтэрфейс фізічна арганізаваны ў выглядзе пяці палос дадзеных байтаў.
- Камплект прытрымліваецца схемы маршрутызацыі "палётам", як апісана ў раздзеле "Рэкамендацыі па кампаноўцы DDR3" у AC439: "Рэкамендацыі па распрацоўцы платы і кампаноўцы для RTG4 FPGA Note Application Note". Аднак, паколькі гэты камплект для распрацоўкі быў распрацаваны да публікацыі заўваг да прыкладання, ён не адпавядае абноўленым рэкамендацыям па супастаўленні даўжыні, апісаным у заўвагах да прыкладання. У спецыфікацыі DDR3 існуе абмежаванне +/- 750 пс на перакос паміж стробам дадзеных (DQS) і тактавым сігналам DDR3 (CK) на кожнай прыладзе памяці DDR3 падчас транзакцыі запісу (DSS).
- Калі выконваюцца рэкамендацыі па супастаўленні даўжыні ў AC439 версіі 9 або больш позніх версіях заўвагі да прыкладання, макет платы RTG4 будзе адпавядаць ліміту tDQSS як для прылад хуткасці -1, так і для STD на працягу ўсяго працэсу, т.tage, і працоўны дыяпазон тэмператур (PVT), які падтрымліваецца прыладамі вытворчасці RTG4. Гэта дасягаецца шляхам уліку перакосу выхаднога сігналу ў горшым выпадку паміж DQS і CK на кантактах RTG4. У прыватнасці, пры выкарыстанні
убудаваны кантролер RTG4 FDDR плюс PHY, DQS перавышае CK на 370 пс максімум для прылады з класам хуткасці -1, а DQS вядзе CK на 447 пс максімум для прылады з класам хуткасці STD у горшых умовах. - Зыходзячы з аналізу, прыведзенага ў табліцы 1-1, RTG4-DEV-KIT-1 адпавядае абмежаванням tDQSS на кожнай прыладзе памяці пры горшых умовах працы для RTG4 FDDR. Аднак, як паказана ў табліцы 1-2, макет RTG4-DEV-KIT, запоўнены прыладамі RTG4 класа хуткасці STD, не адпавядае патрабаванням tDQSS для чацвёртай і пятай прылад памяці ў пралётнай тапалогіі ў горшым варыянце працоўных умоў. для RTG4 FDDR. Увогуле, RTG4-DEV-KIT выкарыстоўваецца ў тыповых умовах, такіх як пакаёвая тэмпература ў лабараторных умовах. Такім чынам, гэты аналіз найгоршага выпадку не прымяняецца да RTG4-DEV-KIT, які выкарыстоўваецца ў тыповых умовах. Аналіз служыць выпрampаб тым, чаму важна прытрымлівацца рэкамендацый па адпаведнасці даўжыні DDR3, пералічаных у AC439, каб канструкцыя платы карыстальніка адпавядала патрабаванням DQSS для прымянення ў палётах.
- Каб падрабязней спыніцца на гэтым эксampі прадэманстраваць, як уручную кампенсаваць кампаноўку платы RTG4, якая не адпавядае рэкамендацыям па адпаведнасці даўжыні DDR439 AC3, RTG4-DEV-KIT з прыладамі класа хуткасці STD усё яшчэ можа адпавядаць tDQSS на кожнай прыладзе памяці ў горшым выпадку, таму што убудаваны кантролер RTG4 FDDR плюс PHY мае магчымасць статычнай затрымкі сігналу DQS на паласу байта дадзеных. Гэты статычны зрух можна выкарыстоўваць для памяншэння перакосу паміж DQS і CK на прыладзе памяці, якая мае tDQSS > 750 пс. Глядзіце раздзел "Навучанне DRAM" у UG0573: Кіраўніцтва карыстальніка па высакахуткасных інтэрфейсах RTG4 FPGA DDR для атрымання дадатковай інфармацыі аб выкарыстанні элементаў кіравання статычнай затрымкай (у рэгістры REG_PHY_WR_DQS_SLAVE_RATIO) для DQS падчас транзакцыі запісу. Гэта значэнне затрымкі можа выкарыстоўвацца ў Libero® SoC пры стварэнні асобніка кантролера FDDR з аўтаматычнай ініцыялізацыяй шляхам змены аўтаматычна згенераванага кода ініцыялізацыі CoreABC FDDR. Падобны працэс можна прымяніць да макета платы карыстальніка, які не адпавядае tDQSS на кожнай прыладзе памяці.
Табліца 1-1. Ацэнка разліку RTG4-DEV-KIT-1 tDQSS для частак -1 і інтэрфейсу FDDR1
| Шлях прааналізаваны | Даўжыня гадзінніка (мілы) | Затрымка перадачы тактавага сігналу (пс) | Даўжыня дадзеных (мілы) | Распаўсюджванне даных
Затрымка (пс) |
Розніца паміж CLKDQS
з-за маршрутызацыі (мілы) |
tDQSS у кожнай памяці, пасля перакосу платы+FPGA DQSCLK
перакос (ps) |
| Памяць FPGA-1st | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 431.12 |
| Памяць FPGA-2nd | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 557.36 |
| FPGA-3rd Памяць | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 594.48 |
| FPGA-4-я памяць | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 702.64 |
| FPGA-5-я памяць | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 674.16 |
Заўвага: У горшым выпадку перакос RTG4 FDDR DDR3 DQS-CLK для прылад -1 складае максімум 370 пс і мінімум 242 пс.
Табліца 1-2. Ацэнка разліку RTG4-DEV-KIT tDQSS для частак STD і інтэрфейсу FDDR1
| Шлях прааналізаваны | Даўжыня гадзінніка (мілы) | Затрымка распаўсюджвання тактавага сігналу
(пс) |
Даўжыня дадзеных (мілы) | Затрымка перадачы даных (пс) | Розніца паміж CLKDQS
з-за маршрутызацыі (мілы) |
tDQSS у кожнай памяці, пасля перакосу платы+FPGA DQSCLK
перакос (ps) |
| Памяць FPGA-1st | 2578 | 412.48 | 2196 | 351.36 | 61.12 | 508.12 |
| Памяць FPGA-2nd | 3107 | 497.12 | 1936 | 309.76 | 187.36 | 634.36 |
| FPGA-3rd Памяць | 3634 | 581.44 | 2231 | 356.96 | 224.48 | 671.48 |
| FPGA-4-я памяць | 4163 | 666.08 | 2084 | 333.44 | 332.64 | 779.64 |
| FPGA-5-я памяць | 4749 | 759.84 | 2848 | 455.68 | 304.16 | 751.16 |
Заўвага: У горшым выпадку перакос RTG4 FDDR DDR3 DQS-CLK для прылад STD складае максімум 447 пс і мінімум 302 пс.
Заўвага: Ацэнка затрымкі распаўсюджвання платы ў 160 пс/цаля была выкарыстана ў гэтым аналізе, напрыкладample для даведкі. Фактычная затрымка распаўсюджвання платы для платы карыстальніка залежыць ад канкрэтнай платы, якая аналізуецца.
Паслядоўнасць магутнасці
У гэтым дадатку да AC439: Рэкамендацыі па дызайне і кампаноўцы платы для Заўвагі па ўжыванні RTG4 FPGA змяшчаецца дадатковая інфармацыя, каб падкрэсліць важнасць захавання Кіраўніцтва па дызайне платы. Пераканайцеся, што інструкцыі выконваюцца ў дачыненні да ўключэння і выключэння харчавання.
Уключэнне харчавання
У наступнай табліцы пералічаны рэкамендаваныя выпадкі выкарыстання пры ўключэнні і адпаведныя інструкцыі па ўключэнні.
Табліца 2-1. Інструкцыі па ўключэнні
| Выпадак выкарыстання | Патрабаванне паслядоўнасці | Паводзіны | Заўвагі |
| DEVRST_N
Заяўляецца падчас уключэння харчавання, пакуль усе блокі сілкавання RTG4 не дасягнуць рэкамендаваных працоўных умоў |
Няма канкрэтнага рampпатрабуецца заказ. Пастаўка рamp-уверх павінен падымацца манатонна. | Пасля дасягнення VDD і VPP парогаў актывацыі (VDD ~= 0.55 В, VPP ~= 2.2 В) і
DEVRST_N вызвалены, лічыльнік затрымкі POR будзе працаваць ~40 мс звычайна (максімум 50 мс), затым уключыце прыладу да функцыянальнасці ў адпаведнасці з малюнкамі 11 і 12 (DEVRST_N PUFT) з Кіраўніцтва карыстальніка сістэмнага кантролера (UG0576). Іншымі словамі, гэтая паслядоўнасць займае 40 мс + 1.72036 мс (тыповая) з моманту вызвалення DEVRST_N. Звярніце ўвагу, што наступнае выкарыстанне DEVRST_N не чакае лічыльнік POR для выканання функцыянальных задач, і, такім чынам, гэтая паслядоўнасць займае ўсяго 1.72036 мс (тыповы). |
Па задуме выхады будуць адключаны (г.зн. плаваць) падчас уключэння. Пасля таго, як лічыльнік POR
завершана, DEVRST_N вызвалены і ўсе пастаўкі ўводу-вываду VDDI дасягнулі свайго Парог ~0.6 В, тады ўводы/вывады будуць працаваць у тры станы з актываваным слабым падцягваннем, пакуль выхады не пяройдуць пад кіраванне карыстальнікам, згодна з малюнкамі 11 і 12 UG0576. Для крытычных выхадных сігналаў, якія павінны заставацца на нізкім узроўні падчас уключэння харчавання, патрабуецца знешні паніжальны рэзістар 1 КОм. |
| DEVRST_N
падцягнуты да VPP і ўсе пастаўкі ramp прыкладна ў той жа час |
VDDPLL не павінен быць
апошні крыніца харчавання да ramp і павінен дасягнуць мінімальнага рэкамендаванага працоўнага аб'ёмуtage перад апошняй пастаўкай (VDD або VDDI) пачынаецца rampкаб прадухіліць блакіроўку PLL збоі. Глядзіце Кіраўніцтва карыстальніка па рэсурсах тактавання RTG4 (UG0586) для тлумачэння таго, як выкарыстоўваць CCC/PLL READY_VDDPLL увод для выдалення патрабаванняў паслядоўнасці для крыніцы харчавання VDDPLL. Або падключыце SERDES_x_Lyz_VDDAIO да таго ж крыніцы харчавання, што і VDD, або пераканайцеся, што яны ўключаюцца адначасова. |
Як толькі VDD і VPP дасягаюць парогаў актывацыі (VDD ~= 0.55 В, VPP ~= 2.2 В),
Запрацуе лічыльнік затрымкі POR 50 мс. Час уключэння прылады прытрымліваецца функцыянальнага часу Малюнкі 9 і 10 (VDD PUFT) Кіраўніцтва карыстальніка сістэмнага кантролера (UG0576). Іншымі словамі, агульны час складае 57.95636 мс. |
Па задуме выхады будуць адключаны (г.зн. плаваць) падчас уключэння. Пасля таго, як лічыльнік POR
завершана, DEVRST_N вызвалены і ўсе пастаўкі VDDI IO дасягнулі свайго Парог ~0.6 В, тады ўводы/вывады будуць працаваць у тры станы з актываваным слабым падцягваннем, пакуль выхады не пяройдуць пад кіраванне карыстальнікам, згодна з малюнкамі 9 і 10 UG0576. Для крытычных выхадных сігналаў, якія павінны заставацца на нізкім узроўні падчас уключэння харчавання, патрабуецца знешні паніжальны рэзістар 1 КОм. |
| Выпадак выкарыстання | Патрабаванне паслядоўнасці | Паводзіны | Заўвагі |
| VDD/ SERDES_VD DAIO -> VPP/VDDPLL
-> |
Паслядоўнасць, пералічаная ў слупку сцэнарыя.
DEVRST_N падцягнуты да VPP. |
Як толькі VDD і VPP дасягаюць парогаў актывацыі (VDD ~= 0.55 В, VPP ~= 2.2 В), 50 мс
Запрацуе лічыльнік затрымкі POR. Уключэнне прылады ў функцыянальны час адпавядае лічбам 9 і 10 (VDD PUFT) оф Кіраўніцтва карыстальніка сістэмнага кантролера (UG0576). Завяршэнне паслядоўнасці ўключэння прылады і ўключэння да функцыянальнага часу заснавана на апошнім уключаным сілкаванні VDDI. |
Па задуме выхады будуць адключаны (г.зн. плаваць) падчас уключэння. Пасля таго, як лічыльнік POR
завершана, DEVRST_N вызвалены і ўсе пастаўкі ўводу-вываду VDDI дасягнулі свайго Парог ~0.6 В, то IOs будуць трыстатаваныя з актываваным слабым падцягваннем, пакуль выхады не пяройдуць пад кантроль карыстальніка, у адпаведнасці з малюнкамі 9 і 10 UG0576. Няма слабай актывацыі падцягвання падчас уключэння, пакуль усе пастаўкі VDDI не дасягнуць ~0.6 В. Ключавая перавага гэтай паслядоўнасці з'яўляецца тое, што апошняя пастаўка VDDI, якая дасягае гэты парог актывацыі не будзе актываваць слабае падцягванне і замест гэтага будзе пераходзіць непасрэдна з рэжыму адключэння ў рэжым, вызначаны карыстальнікам. Гэта можа дапамагчы звесці да мінімуму колькасць знешніх рэзістараў 1K, неабходных для канструкцый, якія маюць большасць банкаў уводу/вываду з харчаваннем ад апошняга VDDI. Для ўсіх іншых банкаў уводу/вываду, якія працуюць ад любога сілкавання VDDI, акрамя апошняга сілкавання VDDI, для крытычных выхадаў, якія павінны заставацца нізкімі падчас уключэння харчавання, патрабуецца знешні паніжальны рэзістар 1 КОм. |
| Пачакайце не менш за 51 мс -> | |||
| VDDI (усе IO
банкі) |
|||
| OR | |||
| VDD/ SERDES_VD DAIO -> | |||
| VPP/ VDDPLL/ 3.3V_VDDI -> | |||
| Пачакайце не менш за 51 мс -> | |||
| VDDI
(не 3.3 В_VD DI) |
Меркаванні падчас зацвярджэння DEVRST_N і адключэння харчавання
Калі AC439: Кіраўніцтва па дызайне і кампаноўцы платы для RTG4 FPGA Application Note не выконваецца, калі ласка, паўторыцеview наступныя дэталі:
- Для прыведзеных паслядоўнасцей адключэння харчавання ў табліцы 2-2 карыстальнік можа бачыць збоі ўводу/вываду або кідкі і пераходныя падзеі току.
- Як сказана ў рэкамендацыйным паведамленні кліента (CAN) 19002.5, адхіленне ад паслядоўнасці выключэння, рэкамендаванай у тэхнічным табліцы RTG4, можа выклікаць пераходны ток у сілкаванні 1.2 В VDD. Калі сілкаванне 3.3 В VPP роўна rampперад сілкаваннем 1.2 В VDD будзе назірацца пераходны ток на VDD, калі VPP і DEVRST_N (з харчаваннем ад VPP) дасягаюць прыблізна 1.0 В. Гэты пераходны ток не ўзнікае, калі VPP адключаўся апошнім, у адпаведнасці з рэкамендацыямі ў табліцы даных.
- Велічыня і працягласць пераходнага току залежаць ад канструкцыі, запраграмаванай у FPGA, удзельнай развязвальнай ёмістасці платы і пераходнай характарыстыкі 1.2 В аб'ёмуtagэлектронны рэгулятар. У рэдкіх выпадках назіраўся пераходны ток да 25 А (або 30 Вт пры намінальным сілкаванні VDD 1.2 В). З-за размеркаванага характару гэтага пераходнага току VDD па ўсёй структуры FPGA (не лакалізаванага ў пэўнай вобласці) і яго кароткай працягласці няма праблем з надзейнасцю, калі пераходны працэс адключэння складае 25 А або менш.
- У якасці найлепшай практыкі праектавання прытрымлівайцеся рэкамендацый у табліцы дадзеных, каб пазбегнуць пераходнага току.
- Збоі ўводу/вываду могуць быць прыблізна 1.7 В на працягу 1.2 мс.
- Могуць назірацца моцныя збоі на выхадах, якія кіруюць нізкім або трыстадным станам.
- Могуць назірацца слабыя збоі на выхадах, якія кіруюць высокім узроўнем (нізкія збоі не могуць быць аслаблены, дадаўшы паніжэнне 1 КОм).
- Выключэнне VDDIx спачатку дазваляе манатонны пераход ад высокага да нізкага, але выхад ненадоўга зніжаецца, што паўплывае на карыстальніцкую плату, якая спрабуе звонку павялічыць выхад высокага ўзроўню, калі RTG4 VDDIx адключаны. RTG4 патрабуе, каб пляцоўкі ўводу/вываду не кіраваліся звонку вышэй за аб'ём падачы банка VDDIxtagТакім чынам, калі знешні рэзістар дадаецца да іншай рэйкі харчавання, ён павінен адключыцца адначасова з сілкаваннем VDDIx.
Табліца 2-2. Сцэнарыі збояў уводу/вываду пры невыкананні рэкамендаванай паслядоўнасці адключэння харчавання ў AC439Стан выхаду па змаўчанні VDD (1.2 В) VDDIx (<3.3 В) VDDIx (3.3 В) VPP (3.3 В) DEVRST_N Паводзіны пры адключэнні Збой уводу-вываду Бягучы In- Rush I/O Driving Low або Tristated Ramp ўніз пасля VPP у любым парадку Ramp спачатку ўніз Прывязаны да VPP Так1 так Ramp ўніз у любым парадку пасля зацвярджэння DEVRST_N Сцвярджаецца перад любымі пастаўкамі ramp ўніз Так1 няма I/O Driving High Ramp ўніз пасля VPP у любым парадку Ramp спачатку ўніз Прывязаны да VPP так так Ramp уніз у любым парадку перад VPP Ramp ўніз апошнім Прывязаны да VPP No2 няма Ramp ўніз у любым парадку пасля зацвярджэння DEVRST_N Сцвярджаецца перад любымі пастаўкамі ramp ўніз так няма - Рэкамендуецца знешні паніжальны рэзістар 1 КОм, каб змякчыць высокі збой на крытычных уводах/вывадах, які павінен заставацца нізкім падчас адключэння харчавання.
- Нізкі збой назіраецца толькі для ўводу-вываду, які падключаецца звонку да крыніцы сілкавання, якая застаецца пад сілкаваннем як VPP ramps ўніз. Аднак гэта з'яўляецца парушэннем рэкамендаваных умоў працы прылады, паколькі PAD не павінен быць высокім пасля адпаведнага VDDIx ramps ўніз.
- Калі сцвярджаецца DEVRST_N, карыстальнік можа ўбачыць нізкі збой на любым выхадзе ўводу-вываду, які мае высокі ўзровень, а таксама падцягваецца звонку праз рэзістар да VDDI. Напрыкладample, з падцягваючым рэзістарам 1 кОм, нізкі глюк, які дасягае мінімальнага аб'ёмуtage 0.4 В з працягласцю 200 нс можа адбыцца перад выхадам, які апрацоўваецца.
Заўвага: DEVRST_N не павінен быць выцягнуты вышэй VPP voltagд. Каб пазбегнуць вышэйпералічанага, настойліва рэкамендуецца прытрымлівацца паслядоўнасці ўключэння і выключэння харчавання, апісанай у AC439: Кіраўніцтва па дызайне і кампаноўцы платы для RTG4 FPGA Application Note.
Гісторыя версій
Гісторыя версій апісвае змены, якія былі ўнесены ў дакумент. Змены пералічаны па версіях, пачынаючы з бягучай публікацыі.
Табліца 3-1. Гісторыя версій
| Рэвізія | Дата | Апісанне |
| A | 04/2022 | • Падчас зацвярджэння DEVRST_N усе ўводы/вывады RTG4 будуць працаваць у тры станы. Выхады, якія кіруюць высокім узроўнем структуры FPGA і звонку выцягнуты высока на плаце, могуць сутыкнуцца з невялікім збоем перад уваходам у стан трох станаў. Дызайн платы з такім сцэнарыем выхаду павінен быць прааналізаваны, каб зразумець уплыў узаемасувязяў на выхады FPGA, якія могуць выклікаць збой, калі сцвярджаецца DEVRST_N. Для атрымання дадатковай інфармацыі глядзіце крок 5 у раздзеле
2.2. Меркаванні падчас зацвярджэння DEVRST_N і адключэння харчавання. • Перайменаваны Адключэнне харчавання да раздзела 2.2. Меркаванні падчас зацвярджэння DEVRST_N і адключэння харчавання. • Пераўтвораны ў шаблон Microchip. |
| 2 | 02/2022 | • Дададзены раздзел Power-Up.
• Дададзены раздзел Power Sequencing. |
| 1 | 07/2019 | Першая публікацыя гэтага дакумента. |
Падтрымка Microchip FPGA
Група прадуктаў Microchip FPGA забяспечвае сваю прадукцыю рознымі службамі падтрымкі, уключаючы службу падтрымкі кліентаў, цэнтр тэхнічнай падтрымкі кліентаў, webсайт і офісы продажаў па ўсім свеце. Кліентам прапануецца наведаць інтэрнэт-рэсурсы Microchip перад тым, як звяртацца ў службу падтрымкі, бо вельмі верагодна, што на іх запыты ўжо дадзены адказы.
Звярніцеся ў цэнтр тэхнічнай падтрымкі праз webна сайце www.microchip.com/support. Укажыце нумар дэталі прылады FPGA, абярыце адпаведную катэгорыю корпуса і загрузіце дызайн files пры стварэнні тэхпадтрымкі.
Звярніцеся ў службу падтрымкі для атрымання нетэхнічнай падтрымкі прадукту, напрыклад, цэнаўтварэння прадукту, абнаўлення прадукту, абнаўлення інфармацыі, статусу заказу і аўтарызацыі.
- З Паўночнай Амерыкі тэлефануйце па нумары 800.262.1060
- у астатнім свеце тэлефануйце па нумары 650.318.4460
- Факс, з любой кропкі свету, 650.318.8044
Мікрачып Webсайт
Кампанія Microchip забяспечвае анлайн-падтрымку праз нашу webсайт на www.microchip.com/. гэта webсайт выкарыстоўваецца для стварэння fileі інфармацыя, лёгка даступная для кліентаў. Частка даступнага кантэнту ўключае:
- Падтрымка прадукту – Артыкулы дадзеных і памылак, заўвагі да заяўкі і sampпраграмы, дызайнерскія рэсурсы, кіраўніцтва карыстальніка і дакументы па падтрымцы апаратнага забеспячэння, апошнія выпускі праграмнага забеспячэння і архіў праграмнага забеспячэння
- Агульная тэхнічная падтрымка – Часта задаюць пытанні (FAQ), запыты на тэхнічную падтрымку, анлайнавыя дыскусійныя групы, спіс удзельнікаў партнёрскай праграмы Microchip design
- Бізнес Microchip – Інструкцыі па выбары прадуктаў і заказах, апошнія прэс-рэлізы Microchip, спісы семінараў і мерапрыемстваў, спісы офісаў продажаў Microchip, дыстрыб'ютараў і прадстаўнікоў заводаў.
Служба паведамлення аб змене прадукту
Паслуга апавяшчэнняў Microchip аб зменах у прадукце дапамагае трымаць кліентаў у курсе прадуктаў Microchip. Падпісчыкі будуць атрымліваць апавяшчэнні па электроннай пошце кожны раз, калі будуць адбывацца змены, абнаўленні, рэвізіі або памылкі, звязаныя з вызначаным сямействам прадуктаў або інструментам распрацоўкі, якія ўяўляюць цікавасць.
Для рэгістрацыі перайдзіце па адрасе www.microchip.com/pcn і выконвайце інструкцыі па рэгістрацыі.
Падтрымка кліентаў
Карыстальнікі прадуктаў Microchip могуць атрымаць дапамогу па некалькіх каналах:
- Дыстрыбутар або прадстаўнік
- Мясцовы офіс продажаў
- Інжынер убудаваных рашэнняў (ESE)
- Тэхнічная падтрымка
Кліенты павінны звязацца са сваім дыстрыбутарам, прадстаўніком або ESE па падтрымку. Мясцовыя офісы продажаў таксама даступныя, каб дапамагчы кліентам. Спіс гандлёвых офісаў і месцаў уключаны ў гэты дакумент.
Тэхнічная падтрымка даступная праз webсайт па адрасе: www.microchip.com/support
Функцыя абароны кода прылад Microchip
Звярніце ўвагу на наступныя дэталі функцыі абароны кода на прадуктах Microchip:
- Прадукты Microchip адпавядаюць спецыфікацыям, якія змяшчаюцца ў іх спецыфікацыі Microchip.
- Кампанія Microchip лічыць, што яе сямейства прадуктаў бяспечна пры выкарыстанні па прызначэнні, у межах працоўных спецыфікацый і ў звычайных умовах.
- Microchip шануе свае правы на інтэлектуальную ўласнасць і актыўна абараняе іх. Спробы парушыць функцыі абароны кода прадукту Microchip строга забароненыя і могуць парушаць Закон аб аўтарскім праве ў лічбавае тысячагоддзе.
- Ні Microchip, ні любы іншы вытворца паўправаднікоў не можа гарантаваць бяспеку свайго кода. Абарона кода не азначае, што мы гарантуем, што прадукт «незломны». Абарона кода пастаянна развіваецца. Microchip імкнецца пастаянна паляпшаць функцыі абароны кода нашай прадукцыі.
Юрыдычная інфармацыя
- Гэтую публікацыю і змешчаную ў ёй інфармацыю можна выкарыстоўваць толькі з прадуктамі Microchip, у тым ліку для распрацоўкі, тэставання і інтэграцыі прадуктаў Microchip з вашым дадаткам. Выкарыстанне гэтай інфармацыі любым іншым спосабам парушае гэтыя ўмовы. Інфармацыя аб праграмах прылад прадастаўляецца толькі для вашага зручнасці і можа быць заменена
па абнаўленнях. Вы нясеце адказнасць за тое, каб ваша прыкладанне адпавядала вашым патрабаванням. Каб атрымаць дадатковую падтрымку, звярніцеся ў мясцовы офіс продажаў Microchip або па адрасе www.microchip.com/en-us/support/design-help/client-support-services. - ГЭТАЯ ІНФАРМАЦЫЯ ПРАДСТАЎЛЯЕЦЦА MICROCHIP «ЯК ЁСЦЬ». MICROCHIP НЕ ДАЕ НІЯКІХ ЗАЯЎ І НІЯКІХ ГАРАНТЫЙ ЯВНЫХ АБО РАЗУМЕВАЕМЫХ, ПІСЬМОВЫХ АБО ВУСНЫХ, ПРАДУКТУЙНЫХ ЗАКОНАМ
АБО ІНШЫМ ЧАСАМ, ЗВЯЗАНЫМ З ІНФАРМАЦЫЯЙ, ВКЛЮЧАЮЧЫ, АЛІ НЕ АБМЯЖУЮЧЫСЯ ЛЮБЫЯ РАЗУМЕВАНЫЯ ГАРАНТЫІ АДСУТНАСЦІ ПАРУШЭННЯ ПРАВАЎ, ТАВАЖНАСЦІ І ПРЫДАТНАСЦІ ДЛЯ ПЭЎНАЙ МЭТЫ, АБО ГАРАНТЫІ, ЗВЯЗАНЫЯ ДА ЯЕ СТАНУ, ЯКАСЦІ АБО ЭФФЕКЦЫЙНАСЦІ. - КАМПАНІЯ MICROCHIP НІ У КІМ РАБОТЫ НЕ НЯСЕ АДКАЗНАСЦІ ЗА ЛЮБЫЯ УСКОСНЫЯ, СПЕЦЫЯЛЬНЫЯ, ШТРАФНЫЯ, ВЫПАДКОВЫЯ АБО АСКОПНЫЯ СТРАТЫ, ШКОДУ, КОШТ АБО ВЫТРАТЫ ЛЮБЫХ РОДАЎ, ЗВЯЗАНЫЯ З ІНФАРМАЦЫЯЙ АБО ЯЕ ВЫКАРЫСТАННЕМ, ЯК БЫ НЕ БЫЛО ВЫЧЫНАНА, НАВАТ КАЛІ MICROCHIP ПАВЕДАМЛЕНЫ ПРА МАГЧЫМАСЦЬ АБО ШКОДЫ ПРАДБАЧУЕМЫЯ. У ПОЎНАЙ МЕРЫ, ДАЗВОЛЕНАЙ ЗАКОНАМ, ПОЎНАЯ АДКАЗНАСЦЬ MICROCHIP ПА ЎСІХ ПРАТЫЗАХ, ЯКІМ СПОСАБАМ ЗВЯЗАНЫХ З ІНФАРМАЦЫЯЙ АБО ЯЕ ВЫКАРЫСТАННЕМ, НЕ БУДЗЕ ПЕРАВЫШАЦЬ СУМУ ГАНАРАТУ, КАЛІ ЁСЦЬ ЁСЦЬ, ЯКУЮ ВЫ ЗАПЛАЦІЛІ НЕПАМОГУЧНА MICROCHIP ЗА ІНФАРМАЦЫЮ.
Выкарыстанне прылад Microchip у праграмах жыццезабеспячэння і/або забеспячэння бяспекі ажыццяўляецца цалкам на рызыку пакупніка, і пакупнік згаджаецца абараняць, кампенсаваць страты і абараняць Microchip ад любых пашкоджанняў, прэтэнзій, пазоваў або выдаткаў, якія вынікаюць з такога выкарыстання. Ніякія ліцэнзіі не перадаюцца, няяўна ці іншым чынам, у рамках правоў на інтэлектуальную ўласнасць Microchip, калі не пазначана іншае.
Таварныя знакі
- Назва і лагатып Microchip, лагатып Microchip, Adaptec, AnyRate, AVR, лагатып AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi , лагатып Microsemi, MOST, лагатып MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, лагатып PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, лагатып SST, SuperFlash, Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron і XMEGA з'яўляюцца зарэгістраваныя гандлёвыя маркі кампаніі Microchip Technology Incorporated у ЗША і іншых краінах.
- AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, лагатып ProASIC Plus, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra , TimeProvider, TrueTime, WinPath і ZL з'яўляюцца зарэгістраванымі гандлёвымі маркамі Microchip Technology Incorporated у ЗША
- Падаўленне суседніх ключоў, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, DAM , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, унутрысхемнае паслядоўнае праграмаванне, ICSP, INICnet, інтэлектуальнае распараллеліванне, падключэнне паміж чыпамі, блакіроўшчык дрыгацення, ручка на дысплеі, maxCrypto, макс.View, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE , Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect і ZENA з'яўляюцца гандлёвымі маркамі Microchip Technology Incorporated у
ЗША і іншых краін. - SQTP з'яўляецца знакам абслугоўвання Microchip Technology Incorporated у ЗША. Лагатып Adaptec, Frequency on Demand, Silicon Storage Technology, Symmcom і Trusted Time з'яўляюцца зарэгістраванымі гандлёвымі маркамі Microchip Technology Inc. у іншых краінах.
- GestIC з'яўляецца зарэгістраванай гандлёвай маркай Microchip Technology Germany II GmbH & Co. KG, даччынай кампаніі Microchip Technology Inc., у іншых краінах.
Усе іншыя гандлёвыя маркі, згаданыя тут, з'яўляюцца ўласнасцю адпаведных кампаній.
© 2022, Microchip Technology Incorporated і яе даччыныя кампаніі. Усе правы ахоўваюцца.
ISBN: 978-1-6683-0362-7
Сістэма менеджменту якасці
Для атрымання інфармацыі аб сістэмах менеджменту якасці Microchip, калі ласка, наведайце www.microchip.com/quality.
Продажы і абслугоўванне па ўсім свеце
| АМЕРЫКА | АЗІЯ/ЦІХІ АКІЯН | АЗІЯ/ЦІХІ АКІЯН | ЕЎРОПА |
| Карпаратыўны офіс
2355 West Chandler Blvd. Чандлер, AZ 85224-6199 тэл.: 480-792-7200 Факс: 480-792-7277 Тэхнічная падтрымка: www.microchip.com/support Web Адрас: www.microchip.com Атланта Дулут, Джорджыя тэл.: 678-957-9614 Факс: 678-957-1455 Осцін, Тэхас тэл.: 512-257-3370 Бостан Westborough, MA Тэл.: 774-760-0087 Факс: 774-760-0088 Чыкага Ітаска, штат Ілінойс тэл.: 630-285-0071 Факс: 630-285-0075 Далас Addison, TX тэл.: 972-818-7423 Факс: 972-818-2924 Дэтройт Нові, М.І тэл.: 248-848-4000 Х'юстан, Тэхас тэл.: 281-894-5983 Індыянапаліс Noblesville, IN Тэл: 317-773-8323 Факс: 317-773-5453 тэл.: 317-536-2380 Лос-Анджэлес Mission Viejo, CA Тэл.: 949-462-9523 Факс: 949-462-9608 тэл.: 951-273-7800 Ролі, Паўночная Караліна тэл.: 919-844-7510 Нью-Ёрк, Нью-Ёрк тэл.: 631-435-6000 Сан-Хасэ, Каліфорнія тэл.: 408-735-9110 тэл.: 408-436-4270 Канада – Таронта тэл.: 905-695-1980 Факс: 905-695-2078 |
Аўстралія – Сіднэй
Тэл.: 61-2-9868-6733 Кітай – Пекін Тэл.: 86-10-8569-7000 Кітай – Чэнду Тэл.: 86-28-8665-5511 Кітай - Чунцын Тэл.: 86-23-8980-9588 Кітай – Дунгуань Тэл.: 86-769-8702-9880 Кітай - Гуанчжоу Тэл.: 86-20-8755-8029 Кітай - Ханчжоу Тэл.: 86-571-8792-8115 Кітай – САР Ганконг Тэл.: 852-2943-5100 Кітай – Нанкін Тэл.: 86-25-8473-2460 Кітай - Ціндао Тэл.: 86-532-8502-7355 Кітай – Шанхай Тэл.: 86-21-3326-8000 Кітай – Шэньян Тэл.: 86-24-2334-2829 Кітай – Шэньчжэнь Тэл.: 86-755-8864-2200 Кітай – Сучжоу Тэл.: 86-186-6233-1526 Кітай - Ухань Тэл.: 86-27-5980-5300 Кітай – Сіань Тэл.: 86-29-8833-7252 Кітай - Сямэнь Тэл.: 86-592-2388138 Кітай - Чжухай Тэл.: 86-756-3210040 |
Індыя – Бангалор
Тэл.: 91-80-3090-4444 Індыя – Нью-Дэлі Тэл.: 91-11-4160-8631 Індыя - Пуна Тэл.: 91-20-4121-0141 Японія - Осака Тэл.: 81-6-6152-7160 Японія - Токіо Тэл: 81-3-6880-3770 Карэя - Тэгу Тэл.: 82-53-744-4301 Карэя - Сеул Тэл.: 82-2-554-7200 Малайзія - Куала-Лумпур Тэл.: 60-3-7651-7906 Малайзія - Пенанг Тэл.: 60-4-227-8870 Філіпіны - Маніла Тэл.: 63-2-634-9065 Сінгапур Тэл.: 65-6334-8870 Тайвань - Сінь Чу Тэл.: 886-3-577-8366 Тайвань - Гаосюн Тэл.: 886-7-213-7830 Тайвань - Тайбэй Тэл.: 886-2-2508-8600 Тайланд - Бангкок Тэл.: 66-2-694-1351 В'етнам - Хашымін Тэл.: 84-28-5448-2100 |
Аўстрыя – Вельс
Тэл.: 43-7242-2244-39 Факс: 43-7242-2244-393 Данія – Капенгаген Тэл.: 45-4485-5910 Факс: 45-4485-2829 Фінляндыя – Эспа Тэл.: 358-9-4520-820 Францыя – Парыж Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Германія – Гархінг Тэл.: 49-8931-9700 Германія - Хаан Тэл.: 49-2129-3766400 Германія – Хайльброн Тэл.: 49-7131-72400 Германія – Карлсруэ Тэл.: 49-721-625370 Германія – Мюнхен Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Германія – Розенхайм Тэл.: 49-8031-354-560 Ізраіль – Раанана Тэл.: 972-9-744-7705 Італія – Мілан Тэл.: 39-0331-742611 Факс: 39-0331-466781 Італія – Падуя Тэл.: 39-049-7625286 Нідэрланды – Drunen Тэл.: 31-416-690399 Факс: 31-416-690340 Нарвегія - Тронхейм Тэл.: 47-72884388 Польшча – Варшава Тэл.: 48-22-3325737 Румынія – Бухарэст Tel: 40-21-407-87-50 Іспанія - Мадрыд Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Швецыя – Гётэнберг Tel: 46-31-704-60-40 Швецыя – Стакгольм Тэл.: 46-8-5090-4654 Вялікабрытанія - Вокінгем Тэл.: 44-118-921-5800 Факс: 44-118-921-5820 |
© 2022 Microchip Technology Inc. і яе даччыныя кампаніі
Дакументы / Рэсурсы
 |
Дадатак да MICROCHIP RTG4 RTG4 FPGA Рэкамендацыі па дызайне і кампаноўцы платы [pdfКіраўніцтва карыстальніка Дадатак RTG4 Рэкамендацыі па дызайне і кампаноўцы платы FPGA RTG4, RTG4, Дадатак Рэкамендацыі па дызайне і кампаноўцы платы FPGA RTG4, Кіраўніцтва па дызайне і кампаноўцы |
