MICROCHIP RTG4 Addendum RTG4 FPGAs Garis Panduan Reka Bentuk dan Susun Atur Papan

pengenalan

Tambahan kepada AC439: Garis Panduan Reka Bentuk dan Susun Atur Papan untuk Nota Aplikasi FPGA RTG4, menyediakan maklumat tambahan, untuk menekankan bahawa garis panduan pemadanan panjang DDR3 yang diterbitkan dalam semakan 9 atau lebih baru diutamakan berbanding susun atur papan yang digunakan untuk kit pembangunan RTG4™. Pada mulanya, kit pembangunan RTG4 hanya tersedia dengan Engineering Silicon (ES). Selepas keluaran awal, kit itu kemudiannya diisi dengan peranti pengeluaran gred kelajuan standard (STD) dan gred kelajuan -1 RTG4. Nombor bahagian, RTG4-DEV-KIT dan RTG4-DEV-KIT-1 masing-masing disertakan dengan peranti gred kelajuan STD dan gred kelajuan -1.
Tambahan pula, adendum ini termasuk butiran tentang gelagat I/O peranti untuk pelbagai urutan kuasa naik dan turun kuasa, serta, penegasan DEVRST_N semasa operasi biasa.

Analisis Susun Atur Papan RTG4-DEV-KIT DDR3

• Kit pembangunan RTG4 melaksanakan data 32-bit dan antara muka ECC DDR4 3-bit untuk setiap satu daripada dua pengawal FDDR RTG4 terbina dalam dan blok PHY (FDDR Timur dan Barat). Antara muka disusun secara fizikal sebagai lima lorong bait data.
• Kit ini mengikut skim penghalaan cepat seperti yang diterangkan dalam bahagian Garis Panduan Susun Atur DDR3 AC439: Garis Panduan Reka Bentuk dan Reka Letak Papan untuk Nota Aplikasi FPGA RTG4. Walau bagaimanapun, memandangkan kit pembangunan ini direka bentuk sebelum menerbitkan nota aplikasi, ia tidak mematuhi garis panduan pemadanan panjang yang dikemas kini yang diterangkan dalam nota aplikasi. Dalam spesifikasi DDR3, terdapat had +/- 750 ps pada condong antara strob data (DQS) dan jam DDR3 (CK) pada setiap peranti memori DDR3 semasa transaksi tulis (DSS).
• Apabila garis panduan pemadanan panjang dalam semakan AC439 9 atau versi terkini nota permohonan diikuti, susun atur papan RTG4 akan memenuhi had tDQSS untuk kedua-dua peranti gred kelajuan -1 dan STD merentas keseluruhan proses, voltage, dan julat pengendalian suhu (PVT) yang disokong oleh peranti pengeluaran RTG4. Ini dicapai dengan memfaktorkan kecondongan keluaran kes terburuk antara DQS dan CK pada pin RTG4. Khususnya, apabila menggunakan
  pengawal FDDR terbina RTG4 ditambah PHY, DQS mendahului CK sebanyak 370 ps maksimum untuk peranti gred kelajuan -1 dan DQS Leads CK sebanyak 447 ps maksimum untuk peranti gred kelajuan STD, dalam keadaan terburuk.
• Berdasarkan analisis yang ditunjukkan dalam Jadual 1-1, RTG4-DEV-KIT-1 memenuhi had tDQSS pada setiap peranti memori, pada keadaan operasi terburuk untuk RTG4 FDDR. Walau bagaimanapun, seperti yang ditunjukkan dalam Jadual 1-2, susun atur RTG4-DEV-KIT, diisi dengan peranti RTG4 gred kelajuan STD, tidak memenuhi tDQSS untuk peranti memori keempat dan kelima dalam topologi fly-by, pada keadaan operasi terburuk. untuk RTG4 FDDR. Secara umum, RTG4-DEV-KIT digunakan pada keadaan biasa, seperti suhu bilik dalam persekitaran makmal. Oleh itu, analisis kes terburuk ini tidak boleh digunakan pada RTG4-DEV-KIT yang digunakan dalam keadaan biasa. Analisis berfungsi sebagai bekasampmengapa penting untuk mengikuti garis panduan pemadanan panjang DDR3 yang disenaraikan dalam AC439, supaya reka bentuk papan pengguna memenuhi tDQSS untuk aplikasi penerbangan.
• Untuk menghuraikan lebih lanjut tentang bekas iniampdan menunjukkan cara mengimbangi secara manual untuk susun atur papan RTG4 yang tidak memenuhi garis panduan pemadanan panjang AC439 DDR3, RTG4-DEV-KIT dengan peranti gred kelajuan STD masih boleh memenuhi tDQSS pada setiap peranti memori, pada keadaan terburuk, kerana pengawal RTG4 FDDR terbina dalam ditambah PHY mempunyai keupayaan untuk melengahkan isyarat DQS setiap lorong bait data secara statik. Anjakan statik ini boleh digunakan untuk mengurangkan pencongan antara DQS dan CK pada peranti memori yang mempunyai tDQSS > 750 ps. Lihat bahagian Latihan DRAM, dalam UG0573: Panduan Pengguna Antara Muka DDR Berkelajuan Tinggi RTG4 FPGA untuk mendapatkan maklumat lanjut tentang menggunakan kawalan kelewatan statik (dalam daftar REG_PHY_WR_DQS_SLAVE_RATIO) untuk DQS semasa transaksi tulis. Nilai kelewatan ini boleh digunakan dalam Libero® SoC apabila membuat instantiated pengawal FDDR dengan pemulaan automatik dengan mengubah suai kod permulaan FDDR CoreABC yang dijana secara automatik. Proses yang serupa boleh digunakan pada susun atur papan pengguna yang tidak memenuhi tDQSS pada setiap peranti memori.

Jadual 1-1. Penilaian RTG4-DEV-KIT-1 tDQSS Pengiraan Untuk -1 Bahagian dan Antara Muka FDDR1

Laluan Dianalisis	Panjang Jam (mil)	Kelewatan Penyebaran Jam (ps)	Panjang Data (mil)	Penyebaran Data n Kelewatan (ps)	Perbezaan antara CLKDQS disebabkan oleh Penghalaan (mil)	tDQSS pada setiap ingatan, selepas papan condong+FPGA DQSCLK condong (ps)
Memori FPGA-1	2578	412.48	2196	351.36	61.12	431.12
Memori FPGA-2	3107	497.12	1936	309.76	187.36	557.36
Memori FPGA-3	3634	581.44	2231	356.96	224.48	594.48
Memori FPGA-4	4163	666.08	2084	333.44	332.64	702.64
Memori FPGA-5	4749	759.84	2848	455.68	304.16	674.16

Nota: Dalam keadaan terburuk, RTG4 FDDR DDR3 DQS-CLK condong untuk -1 peranti ialah maksimum 370 ps dan minimum 242 ps.

Jadual 1-2. Penilaian Pengiraan tDQSS RTG4-DEV-KIT untuk Bahagian STD dan Antara Muka FDDR1

Laluan Dianalisis	Panjang Jam (mil)	Kelewatan Penyebaran Jam (ps)	Panjang Data (mil)	Penyebaran Data n Kelewatan (ps)	Perbezaan antara CLKDQS disebabkan oleh Penghalaan (mil)	tDQSS pada setiap ingatan, selepas papan condong+FPGA DQSCLK condong (ps)
Memori FPGA-1	2578	412.48	2196	351.36	61.12	508.12
Memori FPGA-2	3107	497.12	1936	309.76	187.36	634.36
Memori FPGA-3	3634	581.44	2231	356.96	224.48	671.48
Memori FPGA-4	4163	666.08	2084	333.44	332.64	779.64
Memori FPGA-5	4749	759.84	2848	455.68	304.16	751.16

Nota:  Dalam keadaan terburuk, pencongan RTG4 FDDR DDR3 DQS-CLK untuk peranti STD ialah maksimum 447 ps dan minimum 302 ps.
Nota: Anggaran kelewatan perambatan papan sebanyak 160 ps/inci telah digunakan dalam analisis ini cthample untuk rujukan. Kelewatan penyebaran papan sebenar untuk papan pengguna bergantung pada papan khusus yang dianalisis.

Penjujukan Kuasa

Tambahan ini kepada AC439: Garis Panduan Reka Bentuk dan Susun Atur Papan untuk Nota Aplikasi FPGA RTG4, menyediakan maklumat tambahan, untuk menekankan kepentingan untuk mengikuti Garis Panduan Reka Bentuk Papan. Pastikan garis panduan dipatuhi berkenaan dengan Power-Up dan Power-Down.

Power-Up
Jadual berikut menyenaraikan kes penggunaan kuasa naik yang disyorkan dan garis panduan naik kuasa yang sepadan.

Jadual 2-1. Garis Panduan Power-Up

Use Case	Keperluan Urutan	Tingkah laku	Nota
DEVRST_N Ditegaskan semasa kuasa, sehingga semua bekalan kuasa RTG4 mencapai keadaan operasi yang disyorkan	Tiada r khususamp-perintah atas diperlukan. Bekalan ramp-naik mesti naik monoton.	Setelah VDD dan VPP mencapai ambang pengaktifan (VDD ~= 0.55V, VPP ~= 2.2V) dan DEVRST_N dikeluarkan, Kaunter Kelewatan POR akan dijalankan ~40ms biasa (50ms maks), kemudian peranti kuasa sehingga berfungsi mematuhi Rajah 11 dan 12 (DEVRST_N PUFT) daripada Panduan Pengguna Pengawal Sistem (UG0576). Dengan kata lain jujukan ini mengambil masa 40 ms + 1.72036 ms (tipikal) dari titik DEVRST_N telah dikeluarkan. Ambil perhatian bahawa penggunaan DEVRST_N seterusnya tidak menunggu kaunter POR untuk melaksanakan kuasa sehingga tugas berfungsi dan oleh itu urutan ini hanya mengambil masa 1.72036 ms (biasa).	Mengikut reka bentuk, output akan dilumpuhkan (iaitu apungan) semasa kuasa. Sekali kaunter POR telah selesai, DEVRST_N dikeluarkan dan semua bekalan VDDI I/O telah sampai ~0.6V ambang, maka I/Os akan tristated dengan pull-up lemah diaktifkan, sehingga peralihan output kepada kawalan pengguna, mengikut Rajah 11 dan 12 UG0576. Output kritikal yang mesti kekal rendah semasa naikkan kuasa memerlukan perintang tarik turun luar 1K-ohm.
DEVRST_N ditarik ke VPP dan semua bekalan ramp naik lebih kurang pada masa yang sama	VDDPLL mestilah bukan bekalan kuasa terakhir kepada ramp naik, dan mesti mencapai vol operasi minimum yang disyorkantage sebelum bekalan terakhir (VDD atau VDDI) bermula rampuntuk menghalang keluaran kunci PLL gangguan. Lihat Panduan Pengguna Sumber Jam RTG4 (UG0586) untuk penjelasan tentang cara menggunakan CCC/PLL READY_VDDPLL input untuk mengalih keluar keperluan penjujukan bagi bekalan kuasa VDDPLL. Sama ada mengikat SERDES_x_Lyz_VDDAIO kepada bekalan yang sama seperti VDD, atau pastikan ia dikuasakan serentak.	Setelah VDD dan VPP mencapai ambang pengaktifan (VDD ~= 0.55V, VPP ~= 2.2V) Kaunter kelewatan POR 50 ms akan berjalan. Peranti kuasa sehingga pemasaan berfungsi mematuhi Rajah 9 dan 10 (VDD PUFT) Panduan Pengguna Pengawal Sistem (UG0576). Dengan kata lain, jumlah masa ialah 57.95636 ms.	Mengikut reka bentuk, output akan dilumpuhkan (iaitu apungan) semasa kuasa. Sekali kaunter POR telah selesai, DEVRST_N dikeluarkan dan semua bekalan VDDI IO telah sampai ~0.6V ambang, maka I/Os akan tristated dengan pull-up lemah diaktifkan, sehingga peralihan output kepada kawalan pengguna, mengikut Rajah 9 dan 10 UG0576. Output kritikal yang mesti kekal rendah semasa naikkan kuasa memerlukan perintang tarik turun luar 1K-ohm.

Use Case	Keperluan Urutan	Tingkah laku	Nota
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	Urutan disenaraikan dalam Lajur Senario. DEVRST_N ditarik ke VPP.	Setelah VDD dan VPP mencapai ambang pengaktifan (VDD ~= 0.55V, VPP ~= 2.2V) 50ms Kaunter kelewatan POR akan dijalankan. Kuasa peranti sehingga pemasaan berfungsi mematuhi Angka 9 dan 10 (VDD PUFT) daripada Panduan Pengguna Pengawal Sistem (UG0576). Penyiapan jujukan kuasa peranti dan kuasa kepada pemasaan berfungsi adalah berdasarkan bekalan VDDI terakhir yang dihidupkan.	Mengikut reka bentuk, output akan dilumpuhkan (iaitu apungan) semasa kuasa. Sekali kaunter POR telah selesai, DEVRST_N dikeluarkan dan semua bekalan VDDI I/O telah sampai ~ 0.6V ambang, maka IO akan tristated dengan pull-up lemah diaktifkan, sehingga peralihan output kepada kawalan pengguna, mengikut Rajah 9 dan 10 UG0576. Tiada pengaktifan tarik naik yang lemah semasa kuasa sehingga semua bekalan VDDI mencapai ~0.6V. Manfaat utama daripada urutan ini ialah bekalan VDDI terakhir yang sampai ambang pengaktifan ini tidak akan mengaktifkan pull-up yang lemah dan sebaliknya akan beralih terus daripada mod dilumpuhkan ke mod yang ditentukan pengguna. Ini boleh membantu meminimumkan bilangan perintang tarik-turun 1K luaran yang diperlukan untuk reka bentuk yang mempunyai majoriti bank I/O yang dikuasakan oleh VDDI terakhir untuk meningkat. Untuk semua bank I/O lain yang dikuasakan oleh mana-mana bekalan VDDI selain daripada bekalan VDDI terakhir yang meningkat, output kritikal yang mesti kekal rendah semasa kuasa meningkat memerlukan perintang tarik turun luaran 1K- ohm.
Tunggu sekurang-kurangnya 51ms ->
VDDI (Semua IO bank)
OR
VDD/ SERDES_VD DAIO ->
VPP/ VDDPLL/ 3.3V_VDDI ->
Tunggu sekurang-kurangnya 51ms ->
VDDI (bukan-3.3V_VD DI)

 Pertimbangan semasa DEVRST_N Penegasan dan Power-Down

Jika AC439: Garis Panduan Reka Bentuk dan Susun Atur Papan untuk garis panduan Nota Aplikasi FPGA RTG4 tidak dipatuhi sila semulaview butiran berikut:

1. Untuk jujukan penurunan kuasa yang diberikan dalam Jadual 2-2, pengguna mungkin melihat gangguan I/O atau kejadian arus masuk dan sementara.
2. Seperti yang dinyatakan dalam Pemberitahuan Nasihat Pelanggan (CAN) 19002.5, sisihan daripada jujukan pemadaman kuasa yang disyorkan dalam lembaran data RTG4 boleh mencetuskan arus sementara pada bekalan VDD 1.2V. Jika bekalan VPP 3.3V ialah rampditurunkan sebelum bekalan VDD 1.2V, arus sementara pada VDD akan diperhatikan apabila VPP dan DEVRST_N (dikuasakan oleh VPP) mencapai lebih kurang 1.0V. Arus sementara ini tidak berlaku jika VPP dimatikan terakhir, mengikut pengesyoran lembaran data.
   1. Magnitud dan tempoh arus sementara bergantung pada reka bentuk yang diprogramkan dalam FPGA, kemuatan penyahgandingan papan khusus, dan tindak balas sementara voltan 1.2Vtage pengawal selia. Dalam kes yang jarang berlaku, arus sementara sehingga 25A (atau 30 Watt pada bekalan 1.2V VDD nominal) telah diperhatikan. Disebabkan sifat teragih arus sementara VDD ini merentasi keseluruhan fabrik FPGA (tidak disetempatkan ke kawasan tertentu), dan tempohnya yang singkat, tiada kebimbangan kebolehpercayaan jika sementara pemadaman kuasa adalah 25A atau kurang.
   2. Sebagai amalan reka bentuk terbaik, ikuti pengesyoran lembaran data untuk mengelakkan arus sementara.
3. Gangguan I/O mungkin lebih kurang 1.7V untuk 1.2 ms.
   1. Gangguan tinggi pada output yang memacu Rendah atau Tristate mungkin diperhatikan.
   2. Gangguan rendah pada output yang memacu Tinggi mungkin diperhatikan (gangguan rendah tidak boleh dikurangkan dengan menambah tarik-turun 1 KΩ).
4. Mematikan VDDIx terlebih dahulu membenarkan peralihan monoton dari Tinggi ke Rendah, tetapi output memacu rendah secara ringkas yang akan menjejaskan papan pengguna yang cuba menarik keluaran secara luaran tinggi apabila RTG4 VDDIx dimatikan. RTG4 memerlukan Pad I/O tidak didorong secara luaran di atas vol bekalan bank VDDixtagOleh itu, jika perintang luaran ditambah kepada rel kuasa lain, ia harus dimatikan secara serentak dengan bekalan VDDix.
   Jadual 2-2. Senario Gangguan I/O Apabila Tidak Mengikuti Urutan Kuasa Turun yang Disyorkan dalam AC439

   Keadaan Output Lalai	VDD (1.2V)	VDDIx (<3.3V) VDDIx (3.3V)	VPP (3.3V)	DEVRST_N	Kelakuan Power Down
   					Gangguan I/O	Semasa Tergesa-gesa
   I/O Memandu Rendah atau Tristated	Ramp turun selepas VPP dalam sebarang susunan		Ramp turun dulu	Terikat dengan VPP	ya1	ya
   	Ramp turun dalam sebarang susunan selepas penegasan DEVRST_N			Ditegaskan sebelum sebarang bekalan ramp turun	ya1	Tidak
   I/O Memandu Tinggi	Ramp turun selepas VPP dalam sebarang susunan		Ramp turun dulu	Terikat dengan VPP	ya	ya
   	Ramp turun dalam sebarang susunan sebelum VPP		Ramp turun lepas	Terikat dengan VPP	No2	Tidak
   	Ramp turun dalam sebarang susunan selepas penegasan DEVRST_N			Ditegaskan sebelum sebarang bekalan ramp turun	ya	Tidak

   1. Perintang tarik-turun luar 1 KΩ disyorkan untuk mengurangkan gangguan tinggi pada I/O kritikal, yang mesti kekal Rendah semasa pemadaman kuasa.
   2. Gangguan rendah hanya diperhatikan untuk I/O yang ditarik secara luaran ke bekalan kuasa yang kekal dikuasakan sebagai VPP ramps turun. Walau bagaimanapun, ini adalah pelanggaran syarat pengendalian peranti yang disyorkan kerana PAD mestilah tidak tinggi selepas VDDIx r yang sepadanamps turun.
5. Jika DEVRST_N ditegaskan, pengguna mungkin melihat gangguan rendah pada mana-mana output I/O yang memacu tinggi dan juga ditarik keluar secara luaran melalui perintang kepada VDDI. Untuk example, dengan perintang tarik naik 1KΩ, gangguan rendah mencapai vol minimumtage sebanyak 0.4V dengan tempoh 200 ns mungkin berlaku sebelum output dirawat.

Nota: DEVRST_N tidak boleh ditarik di atas vol. VPPtage. Untuk mengelakkan perkara di atas adalah sangat disyorkan untuk mengikuti urutan kuasa naik dan turun kuasa yang diterangkan dalam AC439: Garis Panduan Reka Bentuk dan Susun Atur Papan untuk Nota Aplikasi FPGA RTG4.

Sejarah Semakan

Sejarah semakan menerangkan perubahan yang telah dilaksanakan dalam dokumen. Perubahan disenaraikan mengikut semakan, bermula dengan penerbitan semasa.

Jadual 3-1. Sejarah Semakan

Semakan	tarikh	Penerangan
A	04/2022	• Semasa penegasan DEVRST_N, semua RTG4 I/Os akan tristated. Output yang didorong tinggi oleh fabrik FPGA dan ditarik secara luaran tinggi pada papan mungkin mengalami gangguan yang rendah sebelum memasuki keadaan tristat. Reka bentuk papan dengan senario keluaran sedemikian mesti dianalisis untuk memahami kesan sambungan kepada output FPGA yang mungkin bercelaru apabila DEVRST_N ditegaskan. Untuk maklumat lanjut, lihat Langkah 5 dalam bahagian 2.2. Pertimbangan semasa DEVRST_N Penegasan dan Power-Down. • Dinamakan semula Power-Down kepada seksyen 2.2. Pertimbangan semasa DEVRST_N Penegasan dan Power-Down. • Ditukar kepada templat Microchip.
2	02/2022	• Menambah bahagian Power-Up. • Menambah bahagian Penjujukan Kuasa.
1	07/2019	Penerbitan pertama dokumen ini.

Sokongan FPGA mikrocip

Kumpulan produk Microchip FPGA menyokong produknya dengan pelbagai perkhidmatan sokongan, termasuk Khidmat Pelanggan, Pusat Sokongan Teknikal Pelanggan, a webtapak, dan pejabat jualan di seluruh dunia. Pelanggan dicadangkan untuk melawat sumber dalam talian Microchip sebelum menghubungi sokongan kerana kemungkinan besar pertanyaan mereka telah dijawab.
Hubungi Pusat Sokongan Teknikal melalui webtapak di www.microchip.com/support. Sebutkan nombor Bahagian Peranti FPGA, pilih kategori kes yang sesuai dan muat naik reka bentuk files semasa mencipta kes sokongan teknikal.
Hubungi Khidmat Pelanggan untuk mendapatkan sokongan produk bukan teknikal, seperti harga produk, peningkatan produk, maklumat kemas kini, status pesanan dan kebenaran.

• Dari Amerika Utara, hubungi 800.262.1060
• seluruh dunia, hubungi 650.318.4460
• Faks, dari mana-mana sahaja di dunia, 650.318.8044

Microchip itu Webtapak

Microchip menyediakan sokongan dalam talian melalui kami webtapak di www.microchip.com/. ini webtapak digunakan untuk membuat files dan maklumat mudah didapati kepada pelanggan. Beberapa kandungan yang tersedia termasuk:

• Sokongan Produk – Helaian data dan kesilapan, nota permohonan dan sampprogram, sumber reka bentuk, panduan pengguna dan dokumen sokongan perkakasan, keluaran perisian terkini dan perisian arkib
• Sokongan Teknikal Am – Soalan Lazim (Soalan Lazim), permintaan sokongan teknikal, kumpulan perbincangan dalam talian, penyenaraian ahli program rakan kongsi reka bentuk Microchip
• Perniagaan Microchip – Pemilih produk dan panduan pesanan, siaran akhbar Microchip terkini, penyenaraian seminar dan acara, penyenaraian pejabat jualan Microchip, pengedar dan wakil kilang

Perkhidmatan Pemberitahuan Perubahan Produk

Perkhidmatan pemberitahuan perubahan produk Microchip membantu memastikan pelanggan sentiasa mengetahui produk Microchip. Pelanggan akan menerima pemberitahuan e-mel apabila terdapat perubahan, kemas kini, semakan atau kesilapan yang berkaitan dengan keluarga produk atau alat pembangunan yang diminati.
Untuk mendaftar, pergi ke www.microchip.com/pcn dan ikut arahan pendaftaran.

Sokongan Pelanggan

Pengguna produk Microchip boleh menerima bantuan melalui beberapa saluran:

• Pengedar atau Wakil
• Pejabat Jualan Tempatan
• Jurutera Penyelesaian Terbenam (ESE)
• Sokongan Teknikal

Pelanggan harus menghubungi pengedar, wakil atau ESE mereka untuk mendapatkan sokongan. Pejabat jualan tempatan juga tersedia untuk membantu pelanggan. Penyenaraian pejabat dan lokasi jualan disertakan dalam dokumen ini.
Sokongan teknikal boleh didapati melalui webtapak di: www.microchip.com/support

Ciri Perlindungan Kod Peranti Mikrocip

Perhatikan butiran berikut tentang ciri perlindungan kod pada produk Microchip:

• Produk Microchip memenuhi spesifikasi yang terkandung dalam Helaian Data Microchip tertentu mereka.
• Microchip percaya bahawa keluarga produknya selamat apabila digunakan mengikut cara yang dimaksudkan, dalam spesifikasi operasi dan dalam keadaan biasa.
• Nilai mikrocip dan melindungi hak harta inteleknya secara agresif. Percubaan untuk melanggar ciri perlindungan kod produk Microchip adalah dilarang sama sekali dan mungkin melanggar Akta Hak Cipta Milenium Digital.
• Microchip mahupun pengeluar semikonduktor lain tidak boleh menjamin keselamatan kodnya. Perlindungan kod tidak bermakna kami menjamin produk itu "tidak boleh pecah". Perlindungan kod sentiasa berkembang. Microchip komited untuk terus menambah baik ciri perlindungan kod produk kami.

Notis Undang-undang

• Penerbitan ini dan maklumat di sini hanya boleh digunakan dengan produk Microchip, termasuk untuk mereka bentuk, menguji dan menyepadukan produk Microchip dengan aplikasi anda. Penggunaan maklumat ini dalam apa-apa cara lain melanggar syarat ini. Maklumat mengenai aplikasi peranti disediakan hanya untuk kemudahan anda dan mungkin digantikan
  dengan kemas kini. Adalah menjadi tanggungjawab anda untuk memastikan permohonan anda memenuhi spesifikasi anda. Hubungi pejabat jualan Microchip tempatan anda untuk mendapatkan sokongan tambahan atau, dapatkan sokongan tambahan di www.microchip.com/en-us/support/design-help/client-support-services.
• MAKLUMAT INI DISEDIAKAN OLEH MICROCHIP "SEBAGAIMANA ADANYA". MICROCHIP TIDAK MEMBUAT PERWAKILAN ATAU WARANTI DALAM APA JENIS SAMA ADA TERSURAT ATAU TERSIRAT, BERTULIS ATAU LISAN, BERKANUN
  ATAU SEBALIKNYA, BERKAITAN DENGAN MAKLUMAT TERMASUK TETAPI TIDAK TERHAD KEPADA MANA-MANA ​​WARANTI TERSIRAT TANPA PELANGGARAN, KEBOLEHDAGANGAN DAN KESESUAIAN UNTUK TUJUAN TERTENTU, ATAU WARANTI YANG BERKAITAN DENGAN KEADAAN, KUALITI ATAU PRESTASINYA.
• MICROCHIP TIDAK AKAN AKAN BERTANGGUNGJAWAB KE ATAS SEBARANG KERUGIAN, KEROSAKAN, KOS ATAU AKIBAT YANG TIDAK LANGSUNG, KHAS, PUNITIF, SAMPINGAN ATAU AKIBAT APA-APA JENIS APA SAJA YANG BERKAITAN DENGAN MAKLUMAT ATAU PENGGUNAANNYA, WALAUPUN BERPUNCA, WALAUPUN TERJADI. KEMUNGKINAN ATAU KEROSAKAN ADALAH BOLEH DIRAMALKAN. SEJAUH YANG DIBENARKAN OLEH UNDANG-UNDANG, JUMLAH LIABILITI MICROCHIP ATAS SEMUA TUNTUTAN DALAM APA-APA CARA BERKAITAN DENGAN MAKLUMAT ATAU PENGGUNAANNYA TIDAK AKAN MELEBIHI JUMLAH YURAN, JIKA ADA, YANG ANDA TELAH BAYAR TERUS KEPADA MICROCHIP UNTUK MAKLUMAT.
  Penggunaan peranti Microchip dalam sokongan hayat dan/atau aplikasi keselamatan adalah sepenuhnya atas risiko pembeli, dan pembeli bersetuju untuk mempertahankan, menanggung rugi dan menahan Microchip yang tidak berbahaya daripada sebarang dan semua kerosakan, tuntutan, saman atau perbelanjaan akibat daripada penggunaan tersebut. Tiada lesen disampaikan, secara tersirat atau sebaliknya, di bawah mana-mana hak harta intelek Microchip melainkan dinyatakan sebaliknya.

Tanda dagangan

• Nama dan logo Microchip, logo Microchip, Adaptec, AnyRate, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus maXTouch, MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, Logo SST, SuperFlash , Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron dan XMEGA ialah tanda dagangan berdaftar Microchip Technology Incorporated di Amerika Syarikat dan negara lain.
• AgileSwitch, APT, ClockWorks, Syarikat Penyelesaian Kawalan Terbenam, EtherSynch, Flashtec, Kawalan Kelajuan Hiper, Beban HyperLight, IntelliMOS, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, WinPath dan ZL ialah tanda dagangan berdaftar bagi Teknologi Microchip yang Diperbadankan di Amerika Syarikat
• Penindasan Kekunci Bersebelahan, AKS, Analog-untuk-Digital Age, Mana-mana Kapasitor, AnyIn, AnyOut, Penukaran Diperkukuh, BlueSky, BodyCom, CodeGuard, Pengesahan Kripto, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Padanan Purata DEM , ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, Pengaturcaraan Bersiri Dalam Litar, ICSP, INICnet, Selari Pintar, Ketersambungan Antara Cip, JitterBlocker, Tombol pada Paparan, maxCrypto, maksView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, NVM Express, NVMe, Penjanaan Kod Omniscient, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE , Ripple Blocker, RTAX, RTG4, SAM-ICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect dan ZENA ialah tanda dagangan Teknologi Microchip yang Diperbadankan dalam
  Amerika Syarikat dan negara-negara lain.
• SQTP ialah tanda perkhidmatan Microchip Technology Incorporated in the USA Logo Adaptec, Frequency on Demand, Silicon Storage Technology, Symmcom, dan Trusted Time ialah tanda dagangan berdaftar Microchip Technology Inc. di negara lain.
• GestIC ialah tanda dagangan berdaftar Microchip Technology Germany II GmbH & Co. KG, anak syarikat Microchip Technology Inc., di negara lain.
  Semua tanda dagangan lain yang disebut di sini adalah hak milik syarikat masing-masing.
  © 2022, Microchip Technology Incorporated dan anak syarikatnya. Hak cipta terpelihara.
  ISBN: 978-1-6683-0362-7

Sistem Pengurusan Kualiti

Untuk maklumat mengenai Sistem Pengurusan Kualiti Microchip, sila lawati www.microchip.com/quality.

Jualan dan Perkhidmatan Seluruh Dunia

AMERIKA	ASIA/PASIFIK	ASIA/PASIFIK	EROPAH
Pejabat Korporat 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Faks: 480-792-7277 Sokongan Teknikal: www.microchip.com/support Web Alamat: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Faks: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Faks: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Faks: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Faks: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Faks: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Faks: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada - Toronto Tel: 905-695-1980 Faks: 905-695-2078	Australia – Sydney Tel: 61-2-9868-6733 China - Beijing Tel: 86-10-8569-7000 China – Chengdu Tel: 86-28-8665-5511 China – Chongqing Tel: 86-23-8980-9588 China - Dongguan Tel: 86-769-8702-9880 China - Guangzhou Tel: 86-20-8755-8029 China - Hangzhou Tel: 86-571-8792-8115 China – Hong Kong SAR Tel: 852-2943-5100 China - Nanjing Tel: 86-25-8473-2460 China – Qingdao Tel: 86-532-8502-7355 China - Shanghai Tel: 86-21-3326-8000 China - Shenyang Tel: 86-24-2334-2829 China - Shenzhen Tel: 86-755-8864-2200 China - Suzhou Tel: 86-186-6233-1526 China - Wuhan Tel: 86-27-5980-5300 China – Xian Tel: 86-29-8833-7252 China - Xiamen Tel: 86-592-2388138 China – Zhuhai Tel: 86-756-3210040	India – Bangalore Tel: 91-80-3090-4444 India – New Delhi Tel: 91-11-4160-8631 India - Pune Tel: 91-20-4121-0141 Jepun - Osaka Tel: 81-6-6152-7160 Jepun - Tokyo Tel: 81-3-6880-3770 Korea - Daegu Tel: 82-53-744-4301 Korea - Seoul Tel: 82-2-554-7200 Malaysia – Kuala Lumpur Tel: 60-3-7651-7906 Malaysia – Pulau Pinang Tel: 60-4-227-8870 Filipina – Manila Tel: 63-2-634-9065 Singapura Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan - Taipei Tel: 886-2-2508-8600 Thailand – Bangkok Tel: 66-2-694-1351 Vietnam – Ho Chi Minh Tel: 84-28-5448-2100	Austria - Wels Tel: 43-7242-2244-39 Faks: 43-7242-2244-393 Denmark – Copenhagen Tel: 45-4485-5910 Faks: 45-4485-2829 Finland – Espoo Tel: 358-9-4520-820 Perancis - Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Jerman - Garching Tel: 49-8931-9700 Jerman – Haan Tel: 49-2129-3766400 Jerman - Heilbronn Tel: 49-7131-72400 Jerman - Karlsruhe Tel: 49-721-625370 Jerman - Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Jerman - Rosenheim Tel: 49-8031-354-560 Israel – Ra'anana Tel: 972-9-744-7705 Itali - Milan Tel: 39-0331-742611 Faks: 39-0331-466781 Itali - Padova Tel: 39-049-7625286 Belanda – Drunen Tel: 31-416-690399 Faks: 31-416-690340 Norway - Trondheim Tel: 47-72884388 Poland – Warsaw Tel: 48-22-3325737 Romania – Bucharest Tel: 40-21-407-87-50 Sepanyol - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Sweden - Gothenberg Tel: 46-31-704-60-40 Sweden – Stockholm Tel: 46-8-5090-4654 UK – Wokingham Tel: 44-118-921-5800 Faks: 44-118-921-5820

© 2022 Microchip Technology Inc. dan anak syarikatnya

Dokumen / Sumber

MICROCHIP RTG4 Addendum RTG4 FPGAs Garis Panduan Reka Bentuk dan Susun Atur Papan [pdf] Panduan Pengguna Garis Panduan Reka Bentuk dan Susun Atur RTG4 Tambahan RTG4 FPGAs, RTG4, Garis Panduan Reka Bentuk dan Susun Atur Papan RTG4 Tambahan RTGXNUMX, Garis Panduan Reka Bentuk dan Susun Atur

Rujukan

• Manual Pengguna