MICROCHIP RTG4 附录 RTG4 FPGA 电路板设计和布局指南用户指南

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1 MICROCHIP RTG4 附录 RTG4 FPGA 电路板设计和布局指南

2 介绍

3 RTG4-DEV-KIT DDR3板布局分析

MICROCHIP RTG4 附录 RTG4 FPGA 电路板设计和布局指南

介绍

AC439 的附录：RTG4 FPGA 应用说明的电路板设计和布局指南提供了补充信息，以强调修订版 3 或更高版本中发布的 DDR9 长度匹配指南优先于用于 RTG4™ 开发套件的电路板布局。最初，RTG4 开发套件仅适用于 Engineering Silicon (ES)。首次发布后，该套件随后填充了标准 (STD) 速度等级和 -1 速度等级 RTG4 生产设备。部件号 RTG4-DEV-KIT 和 RTG4-DEV-KIT-1 分别带有 STD 速度等级和 -1 速度等级设备。
此外，该附录还包含有关各种上电和断电序列的设备 I/O 行为的详细信息，以及正常操作期间的 DEVRST_N 断言。

RTG4-DEV-KIT DDR3板布局分析

RTG4 开发套件为两个内置 RTG32 FDDR 控制器和 PHY 块（FDDR East 和 West）中的每一个实现了 4 位数据和 3 位 ECC DDR4 接口。该接口在物理上被组织为五个数据字节通道。

该套件遵循 AC3：RTG439 FPGA 应用笔记的电路板设计和布局指南的 DDR4 布局指南部分中描述的飞行布线方案。但是，由于该开发套件是在发布应用笔记之前设计的，因此它不符合应用笔记中描述的更新后的长度匹配指南。在 DDR3 规范中，在写入事务 (DSS) 期间，每个 DDR750 内存设备的数据选通脉冲 (DQS) 和 DDR3 时钟 (CK) 之间的偏差有 +/- 3 ps 的限制。
当遵循 AC439 修订版 9 或更高版本的应用笔记中的长度匹配指南时，RTG4 电路板布局将在整个过程中满足 -1 和 STD 速度等级器件的 tDQSS 限制，voltage、RTG4 生产设备支持的温度 (PVT) 工作范围。这是通过考虑 RTG4 引脚上 DQS 和 CK 之间的最坏情况输出偏移来实现的。具体来说，当使用
内置 RTG4 FDDR 控制器和 PHY，在最坏情况下，对于 -370 速度等级设备，DQS 最大超前 CK 1 ps，对于 STD 速度等级设备，DQS 最大超前 CK 447 ps。

根据表 1-1 中所示的分析，RTG4-DEV-KIT-1 在 RTG4 FDDR 的最坏工作条件下满足每个存储设备的 tDQSS 限制。然而，如表 1-2 所示，RTG4-DEV-KIT 布局中填充了 STD 速度等级 RTG4 器件，在最坏情况下的工作条件下，fly-by 拓扑中第四和第五个存储器件不满足 tDQSS对于 RTG4 FDDR。通常，RTG4-DEV-KIT 在典型条件下使用，例如实验室环境中的室温。因此，这种最坏情况分析不适用于典型条件下使用的 RTG4-DEV-KIT。分析作为前amp说明为什么遵循 AC3 中列出的 DDR439 长度匹配指南很重要，这样用户板设计才能满足飞行应用的 tDQSS。
进一步详细说明这个前amp文件，并演示如何手动补偿不符合 AC4 DDR439 长度匹配指南的 RTG3 电路板布局，具有 STD 速度等级器件的 RTG4-DEV-KIT 在最坏情况下仍然可以满足每个存储器件的 tDQSS，因为内置 RTG4 FDDR 控制器加上 PHY 能够静态延迟每个数据字节通道的 DQS 信号。此静态偏移可用于减少 tDQSS > 750 ps 的存储设备上的 DQS 和 CK 之间的偏差。请参阅 UG0573 中的 DRAM 培训部分：RTG4 FPGA 高速 DDR 接口用户指南，了解有关在写入事务期间为 DQS 使用静态延迟控制（在寄存器 REG_PHY_WR_DQS_SLAVE_RATIO 中）的更多信息。通过修改自动生成的 CoreABC FDDR 初始化代码来实例化具有自动初始化功能的 FDDR 控制器时，可以在 Libero® SoC 中使用此延迟值。类似的过程可以应用于在每个存储设备上不满足 tDQSS 的用户板布局。

表 1-1。 -4 部件和 FDDR1 接口的 RTG1-DEV-KIT-1 tDQSS 计算的评估

路径分析	时钟长度（密耳）	时钟传播延迟 (ps)	数据长度（密耳）	数据传播延迟（ps）	CLKDQS 之间的区别由于路由（mils）	每个内存的 tDQSS，在电路板偏斜+FPGA DQSCLK 之后偏斜（ps）
FPGA-第一存储器	2578	412.48	2196	351.36	61.12	431.12
FPGA-第二存储器	3107	497.12	1936	309.76	187.36	557.36
FPGA-第三存储器	3634	581.44	2231	356.96	224.48	594.48
FPGA-第四存储器	4163	666.08	2084	333.44	332.64	702.64
FPGA-第四存储器	4749	759.84	2848	455.68	304.16	674.16

笔记：在最坏的情况下，-4 设备的 RTG3 FDDR DDR1 DQS-CLK 偏差最大为 370 ps，最小为 242 ps。

表 1-2。 STD 部件和 FDDR4 接口的 RTG1-DEV-KIT tDQSS 计算评估

路径分析	时钟长度（密耳）	时钟传播延迟（附言）	数据长度（密耳）	数据传播延迟 (ps)	CLKDQS 之间的区别由于路由（mils）	每个内存的 tDQSS，在电路板偏斜+FPGA DQSCLK 之后偏斜（ps）
FPGA-第一存储器	2578	412.48	2196	351.36	61.12	508.12
FPGA-第二存储器	3107	497.12	1936	309.76	187.36	634.36
FPGA-第三存储器	3634	581.44	2231	356.96	224.48	671.48
FPGA-第四存储器	4163	666.08	2084	333.44	332.64	779.64
FPGA-第四存储器	4749	759.84	2848	455.68	304.16	751.16

笔记： 在最坏的情况下，STD 设备的 RTG4 FDDR DDR3 DQS-CLK 偏差最大为 447 ps，最小为 302 ps。
笔记：此分析中使用了 160 ps/inch 的电路板传播延迟估计值amp供参考。用户板的实际板传播延迟取决于所分析的具体板。

电源排序

AC439 的附录：RTG4 FPGA 应用说明的电路板设计和布局指南提供了补充信息，以强调遵循电路板设计指南的重要性。确保遵循有关加电和断电的准则。

增强功能
下表列出了推荐的启动用例及其相应的启动指南。

表 2-1。加电指南

用例

顺序要求

行为

笔记

DEVRST_N

在上电期间置位，直到所有 RTG4 电源都达到推荐的工作条件

没有具体的amp- 需要订单。供应商amp-up 必须单调上升。

一旦 VDD 和 VPP 达到激活阈值（VDD ~= 0.55V，VPP ~= 2.2V）并且

DEVRST_N 被释放，POR 延迟计数器将运行

~40ms 典型值（最大 50ms），然后器件上电到功能符合图 11 和

12 (DEVRST_N PUFT) 的

系统控制器用户指南 (UG0576)。换句话说，从释放 DEVRST_N 开始，该序列需要 40 ms + 1.72036 ms（典型值）。请注意，后续使用 DEVRST_N 不会等待

POR 计数器执行功能任务的加电，因此该序列仅需 1.72036 毫秒（典型值）。

根据设计，输出将在上电期间被禁用（即浮动）。一旦 POR 计数器

已完成，DEVRST_N 被释放，所有 VDDI I/O 电源已达到其

~0.6V 阈值，然后 I/O 将处于三态并激活弱上拉，直到输出转换为用户控制，根据 UG11 的图 12 和 0576。上电期间必须保持低电平的关键输出需要一个外部 1K 欧姆下拉电阻。

DEVRST_N

上拉至 VPP 和所有电源 ramp 大约在同一时间上升

VDDPLL 不能是

r 的最后一个电源amp 向上，并且必须达到推荐的最低操作音量tage 在最后一次供应之前（VDD

或 VDDI) 启动 ramp荷兰国际集团以防止PLL锁定输出

故障。有关如何使用 CCC/PLL READY_VDDPLL 的说明，请参阅 RTG4 时钟资源用户指南 (UG0586)

输入以消除 VDDPLL 电源的排序要求。要么将 SERDES_x_Lyz_VDDAIO 连接到与 VDD 相同的电源，要么确保它们同时上电。

一旦 VDD 和 VPP 达到激活阈值（VDD ~= 0.55V，VPP ~= 2.2V）

50 ms POR 延迟计数器将运行。设备上电到功能时序遵守

系统控制器用户指南 (UG9) 的图 10 和图 0576 (VDD PUFT)。换句话说，总时间为 57.95636 毫秒。

根据设计，输出将在上电期间被禁用（即浮动）。一旦 POR 计数器

已完成，DEVRST_N 被释放，所有 VDDI IO 电源已达到其

~0.6V 阈值，然后 I/O 将处于三态并激活弱上拉，直到输出转换为用户控制，根据 UG9 的图 10 和 0576。上电期间必须保持低电平的关键输出需要一个外部 1K 欧姆下拉电阻。

用例	顺序要求	行为	笔记
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	场景列中列出的序列。 DEVRST_N 上拉至 VPP。	一旦 VDD 和 VPP 达到激活阈值（VDD ~= 0.55V，VPP ~= 2.2V），50ms POR 延迟计数器将运行。器件上电到功能时序符合图 9 和 10 (VDD PUFT) 的系统控制器用户指南 (UG0576)。器件上电序列的完成和上电到功能时序的完成取决于上次上电的 VDDI 电源。	根据设计，输出将在上电期间被禁用（即浮动）。一旦 POR 计数器已完成，DEVRST_N 被释放，所有 VDDI I/O 电源已达到其 ~0.6V 阈值，然后 IO 将处于三态并激活弱上拉，直到输出转换为用户控制，根据 UG9 的图 10 和 0576。在所有 VDDI 电源达到约 0.6V 之前，上电期间不会激活弱上拉。主要好处这个序列的最后一个 VDDI 电源到达此激活阈值不会激活弱上拉，而是直接从禁用模式转换到用户定义模式。这有助于最大限度地减少设计所需的外部 1K 下拉电阻器的数量，这些设计的大部分 I/O bank 由最后一个上升的 VDDI 供电。对于由除最后一个 VDDI 电源以外的任何 VDDI 电源供电的所有其他 I/O bank 上升，在上电期间必须保持低电平的关键输出需要一个外部 1K 欧姆下拉电阻。
等待至少 51ms ->
VDDI （所有 IO 银行）
OR
VDD/ SERDES_VD DAIO ->
VPP/ VDDPLL/ 3.3V_VDDI ->
等待至少 51ms ->
电压指数（非 3.3V_VD DI）

DEVRST_N 断言和断电期间的注意事项

如果未遵循 AC439：RTG4 FPGA 应用笔记指南的电路板设计和布局指南，请重新view 以下细节：

对于表 2-2 中给定的断电序列，用户可能会看到 I/O 毛刺或浪涌和瞬态电流事件。

如客户咨询通知 (CAN) 19002.5 中所述，偏离 RTG4 数据表中推荐的断电顺序会在 1.2V VDD 电源上触发瞬态电流。如果 3.3V VPP 电源为 ramp在 1.2V VDD 电源之前下降，当 VPP 和 DEVRST_N（由 VPP 供电）达到大约 1.0V 时，将观察到 VDD 上的瞬态电流。根据数据表建议，如果 VPP 最后断电，则不会出现此瞬态电流。
1. 瞬态电流的大小和持续时间取决于 FPGA 中编程的设计、特定的电路板去耦电容以及 1.2V vol 的瞬态响应tage 调节器。在极少数情况下，观察到高达 25A（或 30 瓦，标称 1.2V VDD 电源）的瞬态电流。由于此 VDD 瞬变电流在整个 FPGA 架构（不局限于特定区域）上的分布特性及其持续时间短，因此如果断电瞬变电流为 25A 或更小，则无需担心可靠性。
2. 作为最佳设计实践，请遵循数据表建议以避免瞬态电流。
I/O 毛刺可能约为 1.7V，持续 1.2 毫秒。
1. 可能会观察到驱动低电平或三态的输出上的高毛刺。
2. 可以观察到驱动高电平的输出上的低毛刺（低毛刺不能通过添加 1 KΩ 下拉电阻来缓解）。

首先关闭 VDDIx 允许从高电平到低电平的单调转换，但输出会短暂驱动为低电平，这会影响在 RTG4 VDDIx 关闭时尝试从外部将输出拉高的用户板。 RTG4 要求 I/O 焊盘不能被外部驱动到高于 VDDIx bank 电源电压tage 因此，如果将外部电阻器添加到另一个电源轨，它应该与 VDDIx 电源同时断电。
表 2-2。不遵循 AC439 中推荐的断电顺序时的 I/O 毛刺情况

默认输出状态	电源电压（1.2V）	VDDIx (<3.3V) VDDIx (3.3V)	电压峰值 (3.3V)	DEVRST_N	掉电行为
					输入/输出故障	电流涌入
I/O 驱动为低电平或三态	Ramp 以任何顺序在 VPP 之后下降		Ramp 先下来	绑定到 VPP	是1	是的
	Ramp 在 DEVRST_N 断言后以任何顺序下降			在任何供应 r 之前断言amp 向下	是1	不
I/O 驱动高	Ramp 以任何顺序在 VPP 之后下降		Ramp 先下来	绑定到 VPP	是的	是的
	Ramp 在 VPP 之前以任何顺序下降		Ramp 最后一个	绑定到 VPP	编号2	不
	Ramp 在 DEVRST_N 断言后以任何顺序下降			在任何供应 r 之前断言amp 向下	是的	不

建议使用一个外部 1 KΩ 下拉电阻来减轻关键 I/O 上的高毛刺，这些 I/O 在断电期间必须保持低电平。
仅对于从外部上拉至保持供电为 VPP r 的电源的 I/O，才会观察到低毛刺amp下来了。然而，这违反了器件推荐的工作条件，因为在相应的 VDDIx r 之后 PAD 不得为高电平amp失望。

如果 DEVRST_N 有效，用户可能会在任何输出 I/O 上看到低毛刺，该输出 I/O 驱动为高电平并且还通过一个电阻从外部上拉至 VDDI。对于前ample，带1KΩ上拉电阻，低毛刺达到最小voltag持续时间为 0.4 ns 的 200V 的 e 可能发生在输出被处理之前。

笔记: DEVRST_N 不能拉到 VPP vol 以上tage. 为避免上述情况，强烈建议遵循 AC439：RTG4 FPGA 应用笔记的电路板设计和布局指南中描述的上电和断电顺序。

修订历史

修订历史描述了文档中实施的更改。更改按修订列出，从当前出版物开始。

表 3-1。修订记录

修订	日期	描述
A	04/2022	• 在DEVRST_N 断言期间，所有RTG4 I/O 都将处于三态。由 FPGA 结构驱动为高电平并在电路板上被外部拉高的输出可能会在进入三态条件之前遇到低毛刺。必须分析具有此类输出场景的电路板设计，以了解当 DEVRST_N 被断言时互连对 FPGA 输出的影响可能会出现故障。有关详细信息，请参阅部分中的步骤 5 2.2. DEVRST_N 断言和断电期间的注意事项。 • 重命名掉电到第 2.2 节。 DEVRST_N 断言和断电期间的注意事项。 • 转换为Microchip 模板。
2	02/2022	• 添加了加电部分。 • 添加了电源排序部分。
1	07/2019	本文档的首次发布。

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印度 - 新德里

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印度 – 浦那

电话：91-20-4121-0141

日本 - 大阪

电话：81-6-6152-7160

日本 – 东京

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韩国——大邱

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韩国 – 首尔

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马来西亚 – 吉隆坡

电话：60-3-7651-7906

马来西亚 – 槟城

电话：60-4-227-8870

菲律宾 – 马尼拉

电话：63-2-634-9065

新加坡

电话：65-6334-8870

台湾 – 新竹

电话：886-3-577-8366

台湾 – 高雄

电话：886-7-213-7830

台湾 – 台北

电话：886-2-2508-8600

泰国 – 曼谷

电话：66-2-694-1351

越南——胡志明

电话：84-28-5448-2100

奥地利 - 韦尔斯

电话：43-7242-2244-39

传真：43-7242-2244-393

丹麦——哥本哈根

电话：45-4485-5910

传真：45-4485-2829

芬兰 – 埃斯波

电话：358-9-4520-820

法国——巴黎

Tel: 33-1-69-53-63-20

Fax: 33-1-69-30-90-79

德国——加兴

电话：49-8931-9700

德国 – 汉

电话：49-2129-3766400

德国——海尔布隆

电话：49-7131-72400

德国——卡尔斯鲁厄

电话：49-721-625370

德国——慕尼黑

Tel: 49-89-627-144-0

Fax: 49-89-627-144-44

德国——罗森海姆

电话：49-8031-354-560

以色列 – 拉阿纳纳

电话：972-9-744-7705

意大利——米兰

电话：39-0331-742611

传真：39-0331-466781

意大利——帕多瓦

电话：39-049-7625286

荷兰 – Drunen

电话：31-416-690399

传真：31-416-690340

挪威 – 特隆赫姆

电话：47-72884388

波兰 – 华沙

电话：48-22-3325737

罗马尼亚 - 布加勒斯特

Tel: 40-21-407-87-50

西班牙 – 马德里

Tel: 34-91-708-08-90

Fax: 34-91-708-08-91

瑞典——哥德堡

Tel: 46-31-704-60-40

瑞典——斯德哥尔摩

电话：46-8-5090-4654

英国 – 沃金厄姆

电话：44-118-921-5800

传真：44-118-921-5820

文件/资源

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参考

用户手册