Diretrizes de design e layout da placa MICROCHIP RTG4 Adendo RTG4 FPGAs

Introdução

Este adendo ao AC439: Diretrizes de design e layout de placa para nota de aplicação de FPGA RTG4 fornece informações suplementares para enfatizar que as diretrizes de correspondência de comprimento DDR3 publicadas na revisão 9 ou posterior têm precedência sobre o layout da placa usado para o kit de desenvolvimento RTG4™. Inicialmente, o kit de desenvolvimento RTG4 estava disponível apenas com Engineering Silicon (ES). Após o lançamento inicial, o kit foi posteriormente preenchido com dispositivos de produção RTG1 de grau de velocidade padrão (STD) e grau de velocidade -4. Os números de peça, RTG4-DEV-KIT e RTG4-DEV-KIT-1 vêm com dispositivos de grau de velocidade STD e grau de velocidade -1, respectivamente.
Além disso, este adendo inclui detalhes sobre o comportamento de E/S do dispositivo para várias sequências de inicialização e desligamento, bem como asserção DEVRST_N durante a operação normal.

Análise do layout da placa DDR4 RTG3-DEV-KIT

• O kit de desenvolvimento RTG4 implementa dados de 32 bits e interface ECC DDR4 de 3 bits para cada um dos dois controladores RTG4 FDDR integrados e blocos PHY (FDDR Leste e Oeste). A interface é fisicamente organizada como cinco pistas de bytes de dados.
• O kit segue o esquema de roteamento fly by conforme descrito na seção Diretrizes de layout DDR3 de AC439: Diretrizes de design e layout de placa para nota de aplicação de FPGA RTG4. No entanto, como este kit de desenvolvimento foi projetado antes da publicação da nota de aplicação, ele não está em conformidade com as diretrizes atualizadas de correspondência de comprimento descritas na nota de aplicação. Na especificação DDR3, há um limite de +/- 750 ps na inclinação entre o estroboscópio de dados (DQS) e o clock DDR3 (CK) em cada dispositivo de memória DDR3 durante uma transação de gravação (DSS).
• Quando as diretrizes de correspondência de comprimento na revisão 439 AC9 ou versões posteriores da nota de aplicação forem seguidas, o layout da placa RTG4 atenderá ao limite tDQSS para dispositivos de grau de velocidade -1 e STD em todo o processo, vol.tage, e faixa operacional de temperatura (PVT) suportada por dispositivos de produção RTG4. Isso é conseguido levando em consideração a distorção de saída do pior caso entre DQS e CK nos pinos RTG4. Especificamente, ao usar o
  controlador RTG4 FDDR integrado mais PHY, o DQS lidera CK em 370 ps no máximo para um dispositivo de grau de velocidade -1 e o DQS lidera CK em 447 ps no máximo para um dispositivo de grau de velocidade STD, nas piores condições.
• Com base na análise mostrada na Tabela 1-1, o RTG4-DEV-KIT-1 atende aos limites tDQSS em cada dispositivo de memória, nas piores condições operacionais para o RTG4 FDDR. No entanto, conforme mostrado na Tabela 1-2, o layout RTG4-DEV-KIT, preenchido com dispositivos RTG4 de grau de velocidade STD, não atende ao tDQSS para o quarto e quinto dispositivos de memória na topologia fly-by, nas piores condições operacionais. para o RTG4 FDDR. Em geral, o RTG4-DEV-KIT é usado em condições típicas, como temperatura ambiente em ambiente de laboratório. Portanto, esta análise do pior caso não é aplicável ao RTG4-DEV-KIT utilizado em condições típicas. A análise serve como um exampVeja por que é importante seguir as diretrizes de correspondência de comprimento DDR3 listadas em AC439, para que o design da placa do usuário atenda ao tDQSS para uma aplicação de voo.
• Para elaborar mais sobre este examparquivo e demonstrar como compensar manualmente um layout de placa RTG4 que não pode atender às diretrizes de correspondência de comprimento AC439 DDR3, o RTG4-DEV-KIT com dispositivos de nível de velocidade STD ainda pode atender tDQSS em cada dispositivo de memória, nas piores condições, porque o controlador RTG4 FDDR integrado mais PHY tem a capacidade de atrasar estaticamente o sinal DQS por faixa de bytes de dados. Essa mudança estática pode ser usada para reduzir a distorção entre DQS e CK em um dispositivo de memória que possui tDQSS > 750 ps. Consulte a seção Treinamento DRAM, em UG0573: Guia do usuário de interfaces DDR de alta velocidade RTG4 FPGA para obter mais informações sobre como usar os controles de atraso estático (no registro REG_PHY_WR_DQS_SLAVE_RATIO) para DQS durante uma transação de gravação. Este valor de atraso pode ser usado no Libero® SoC ao instanciar um controlador FDDR com inicialização automática, modificando o código de inicialização CoreABC FDDR gerado automaticamente. Um processo semelhante pode ser aplicado a um layout de placa de usuário que não atenda ao tDQSS em cada dispositivo de memória.

Tabela 1-1. Avaliação do cálculo tDQSS RTG4-DEV-KIT-1 para peças -1 e interface FDDR1

Caminho analisado	Comprimento do relógio (mils)	Atraso de propagação do relógio (ps)	Comprimento dos dados (mils)	Propagação de dados Atraso (ps)	Diferença entre CLKDQS devido ao roteamento (mils)	tDQSS em todas as memórias, após inclinação da placa + FPGA DQSCLK inclinação (ps)
Memória FPGA-1ª	2578	412.48	2196	351.36	61.12	431.12
Memória FPGA-2ª	3107	497.12	1936	309.76	187.36	557.36
Memória FPGA-3ª	3634	581.44	2231	356.96	224.48	594.48
Memória FPGA-4ª	4163	666.08	2084	333.44	332.64	702.64
Memória FPGA-5ª	4749	759.84	2848	455.68	304.16	674.16

Observação: Nas piores condições, a inclinação RTG4 FDDR DDR3 DQS-CLK para dispositivos -1 é de 370 ps no máximo e 242 ps no mínimo.

Tabela 1-2. Avaliação do cálculo tDQSS RTG4-DEV-KIT para peças STD e interface FDDR1

Caminho analisado	Comprimento do relógio (mils)	Atraso de propagação do relógio (ps)	Comprimento dos dados (mils)	Atraso de propagação de dados (ps)	Diferença entre CLKDQS devido ao roteamento (mils)	tDQSS em todas as memórias, após inclinação da placa + FPGA DQSCLK inclinação (ps)
Memória FPGA-1ª	2578	412.48	2196	351.36	61.12	508.12
Memória FPGA-2ª	3107	497.12	1936	309.76	187.36	634.36
Memória FPGA-3ª	3634	581.44	2231	356.96	224.48	671.48
Memória FPGA-4ª	4163	666.08	2084	333.44	332.64	779.64
Memória FPGA-5ª	4749	759.84	2848	455.68	304.16	751.16

Observação:  Nas piores condições, a inclinação RTG4 FDDR DDR3 DQS-CLK para dispositivos STD é de 447 ps no máximo e 302 ps no mínimo.
Observação: A estimativa de atraso de propagação da placa de 160 ps/polegada foi usada nesta análise ex.amppara referência. O atraso real de propagação da placa para uma placa de usuário depende da placa específica que está sendo analisada.

Sequência de energia

Este adendo ao AC439: Diretrizes de design e layout de placa para nota de aplicação RTG4 FPGA fornece informações suplementares para enfatizar a importância de seguir as Diretrizes de design de placa. Certifique-se de que as diretrizes sejam seguidas em relação à inicialização e ao desligamento.

Poder-Up
A tabela a seguir lista os casos de uso de inicialização recomendados e suas diretrizes de inicialização correspondentes.

Tabela 2-1. Diretrizes de inicialização

Caso de uso	Requisito de sequência	Comportamento	Notas
DEVRST_N Afirmado durante a inicialização, até que todas as fontes de alimentação RTG4 atinjam as condições operacionais recomendadas	Nenhum r específicoamppedido de atualização necessário. Fornecimentoamp-up deve aumentar monotonicamente.	Assim que VDD e VPP atingirem os limites de ativação (VDD ~= 0.55V, VPP ~= 2.2V) e DEVRST_N for liberado, o POR Delay Counter será executado por ~40 ms típico (50 ms no máximo), então a inicialização do dispositivo para funcionar segue as Figuras 11 e 12 (DEVRST_N PUFT) de Guia do usuário do controlador do sistema (UG0576). Em outras palavras, esta sequência leva 40 ms + 1.72036 ms (típico) a partir do ponto em que DEVRST_N foi liberado. Observe que o uso subsequente de DEVRST_N não espera o contador POR para executar tarefas funcionais e, portanto, essa sequência leva apenas 1.72036 ms (típico).	Por definição, as saídas serão desativadas (ou seja, flutuantes) durante a inicialização. Assim que o contador POR foi concluído, DEVRST_N foi liberado e todas as fontes de E/S VDDI atingiram seu Limite de ~0.6 V, então as E/S serão tristatizadas com pull-up fraco ativado, até que as saídas transitem para o controle do usuário, conforme Figuras 11 e 12 do UG0576. As saídas críticas que devem permanecer baixas durante a inicialização requerem um resistor pull-down externo de 1K ohm.
DEVRST_N puxado para VPP e todos os suprimentos ramp levanta aproximadamente ao mesmo tempo	VDDPLL não deve ser o última fonte de alimentação para ramp para cima e deve atingir o volume operacional mínimo recomendadotage antes do último fornecimento (VDD ou VDDI) inicia ramppreparando-se para evitar a saída de bloqueio PLL falhas. Consulte o Guia do usuário de recursos de clock RTG4 (UG0586) para obter uma explicação de como usar o CCC/PLL READY_VDDPLL entrada para remover os requisitos de sequenciamento para a fonte de alimentação VDDPLL. Vincule SERDES_x_Lyz_VDDAIO à mesma fonte do VDD ou certifique-se de que eles sejam ligados simultaneamente.	Assim que VDD e VPP atingirem os limites de ativação (VDD ~= 0.55V, VPP ~= 2.2V), o O contador de atraso POR de 50 ms será executado. A inicialização do dispositivo para o tempo funcional segue Figuras 9 e 10 (VDD PUFT) do Guia do usuário do controlador do sistema (UG0576). Em outras palavras, o tempo total é 57.95636 ms.	Por definição, as saídas serão desativadas (ou seja, flutuantes) durante a inicialização. Assim que o contador POR foi concluído, DEVRST_N foi liberado e todos os suprimentos VDDI IO atingiram seu Limite de ~0.6 V, então as E/S serão tristatizadas com pull-up fraco ativado, até que as saídas transitem para o controle do usuário, conforme Figuras 9 e 10 do UG0576. As saídas críticas que devem permanecer baixas durante a inicialização requerem um resistor pull-down externo de 1K ohm.

Caso de uso	Requisito de sequência	Comportamento	Notas
VDD/ SERDES_VD DAIO -> VPP/VDDPLL ->	Sequência listada na coluna Cenário. DEVRST_N é transferido para VPP.	Assim que VDD e VPP atingirem os limites de ativação (VDD ~= 0.55V, VPP ~= 2.2V), os 50ms O contador de atraso POR será executado. A inicialização do dispositivo para temporização funcional segue as Figuras 9 e 10 (VDD PUFT) de Guia do usuário do controlador do sistema (UG0576). A conclusão da sequência de inicialização do dispositivo e a inicialização para o tempo funcional baseiam-se na última fonte VDDI ligada.	Por definição, as saídas serão desativadas (ou seja, flutuantes) durante a inicialização. Assim que o contador POR foi concluído, DEVRST_N foi liberado e todas as fontes de E/S VDDI atingiram seu Limite de ~0.6 V, então os IOs serão tristate com pull-up fraco ativado, até que as saídas transitem para o controle do usuário, conforme Figuras 9 e 10 do UG0576. Nenhuma ativação pull-up fraca durante a inicialização até que todas as fontes VDDI atinjam ~0.6V. O principal benefício desta sequência é que o último fornecimento de VDDI que atinge esse limite de ativação não terá o pull-up fraco ativado e, em vez disso, fará a transição diretamente do modo desabilitado para o modo definido pelo usuário. Isso pode ajudar a minimizar o número de resistores pull-down externos de 1K necessários para projetos que possuem a maioria dos bancos de E/S alimentados pelo último VDDI a aumentar. Para todos os outros bancos de E/S alimentados por qualquer fonte VDDI que não seja a última fonte VDDI a subir, as saídas críticas que devem permanecer baixas durante a inicialização requerem um resistor pull-down externo de 1K-ohm.
Aguarde pelo menos 51ms ->
VDDI (todos os IO bancos)
OR
VDD/ SERDES_VD DAIO ->
VPP/VDDPLL/3.3V_VDDI ->
Aguarde pelo menos 51ms ->
VDDI (não-3.3V_VD DI)

 Considerações durante a asserção e desligamento DEVRST_N

Se AC439: Diretrizes de design e layout de placa para RTG4 FPGA, as diretrizes de notas de aplicação não forem seguidas, consulteview os seguintes detalhes:

1. Para as sequências de desligamento fornecidas na Tabela 2-2, o usuário pode ver falhas de E/S ou eventos de corrente de inrush e transitórios.
2. Conforme declarado na Notificação Consultiva ao Cliente (CAN) 19002.5, o desvio da sequência de desligamento recomendada na folha de dados do RTG4 pode acionar uma corrente transitória na fonte VDD de 1.2 V. Se a alimentação VPP de 3.3 V for rampdesligada antes da alimentação VDD de 1.2 V, uma corrente transitória no VDD será observada quando VPP e DEVRST_N (alimentados por VPP) atingirem aproximadamente 1.0 V. Esta corrente transitória não ocorre se o VPP for desligado por último, conforme recomendação da folha de dados.
   1. A magnitude e a duração da corrente transitória dependem do projeto programado no FPGA, da capacitância de desacoplamento específica da placa e da resposta transitória do vol de 1.2V.tage regulador. Em casos raros, foi observada uma corrente transitória de até 25 A (ou 30 Watts em uma fonte VDD nominal de 1.2 V). Devido à natureza distribuída desta corrente transitória VDD por toda a estrutura do FPGA (não localizada em uma área específica) e à sua curta duração, não há preocupação com a confiabilidade se o transitório de desligamento for de 25A ou menos.
   2. Como prática recomendada de projeto, siga a recomendação da folha de dados para evitar a corrente transitória.
3. As falhas de E/S podem ser de aproximadamente 1.7 V por 1.2 ms.
   1. Podem ser observadas falhas altas nas saídas que conduzem para Baixo ou Tristate.
   2. Pode ser observada uma falha baixa nas saídas que conduzem para alto (a falha baixa não pode ser mitigada adicionando um pull-down de 1 KΩ).
4. Desligar o VDDIx primeiro permite a transição monotônica de alto para baixo, mas a saída diminui brevemente, o que afetaria uma placa de usuário que tenta puxar externamente a saída para alto quando o RTG4 VDDIx é desligado. O RTG4 exige que os blocos de E/S não sejam acionados externamente acima do volume de alimentação do banco VDDIx.tagPortanto, se um resistor externo for adicionado a outro barramento de alimentação, ele deverá ser desligado simultaneamente com a alimentação VDDIx.
   Tabela 2-2. Cenários de falha de E/S quando não segue a sequência de desligamento recomendada no AC439

   Estado de saída padrão	VDD (1.2 V)	VDDIx (<3.3 V) VDDIx (3.3 V)	VPP (3.3V)	DEVRST_N	Comportamento de desligamento
   					Falha de E/S	Atual em alta
   E/S dirigindo baixo ou tristated	Ramp para baixo após o VPP em qualquer ordem		Ramp para baixo primeiro	Vinculado ao VPP	Sim1	Sim
   	Ramp desativado em qualquer ordem após a afirmação DEVRST_N			Afirmado antes de qualquer fornecimento ramp abaixo	Sim1	Não
   E/S em alta	Ramp para baixo após o VPP em qualquer ordem		Ramp para baixo primeiro	Vinculado ao VPP	Sim	Sim
   	Ramp para baixo em qualquer ordem antes do VPP		Ramp último	Vinculado ao VPP	No2	Não
   	Ramp desativado em qualquer ordem após a afirmação DEVRST_N			Afirmado antes de qualquer fornecimento ramp abaixo	Sim	Não

   1. Um resistor pull-down externo de 1 KΩ é recomendado para mitigar a falha alta em E/Ss críticas, que devem permanecer baixas durante o desligamento.
   2. Uma falha baixa é observada apenas para uma E/S que é puxada externamente para uma fonte de alimentação que permanece alimentada como VPP rampestá caído. No entanto, isto é uma violação das condições operacionais recomendadas do dispositivo, uma vez que o PAD não deve estar alto após o VDDIx r correspondente.ampestá para baixo.
5. Se DEVRST_N for ativado, o usuário poderá ver uma falha baixa em qualquer E/S de saída que esteja aumentando e também puxada externamente por meio de um resistor para VDDI. Para exampou seja, com um resistor pull-up de 1KΩ, uma falha baixa atingindo um vol mínimotagE de 0.4V com duração de 200 ns pode ocorrer antes da saída ser tratada.

Observação: DEVRST_N não deve ser puxado acima do VPP voltage. Para evitar o acima exposto, é altamente recomendável seguir as sequências de inicialização e desligamento descritas em AC439: Diretrizes de design e layout de placa para nota de aplicação RTG4 FPGA.

Histórico de revisão

O histórico de revisões descreve as mudanças que foram implementadas no documento. As alterações são listadas por revisão, começando com a publicação atual.

Tabela 3-1. Histórico de Revisão

Revisão	Data	Descrição
A	04/2022	• Durante a asserção DEVRST_N, todas as E/Ss RTG4 serão tristateadas. As saídas que são aumentadas pela estrutura FPGA e puxadas externamente para cima na placa podem apresentar uma falha baixa antes de entrar na condição de três estados. Um projeto de placa com tal cenário de saída deve ser analisado para compreender o impacto das interconexões às saídas FPGA que podem apresentar falhas quando DEVRST_N é ativado. Para obter mais informações, consulte a Etapa 5 na seção 2.2. Considerações durante a asserção e desligamento DEVRST_N. • Renomeado Desligar para a seção 2.2. Considerações durante a asserção e desligamento DEVRST_N. • Convertido para modelo Microchip.
2	02/2022	• Adicionada a seção Power-Up. • Adicionada a seção Power Sequencing.
1	07/2019	A primeira publicação deste documento.

Suporte a microchips FPGA

O grupo de produtos Microchip FPGA apoia seus produtos com vários serviços de suporte, incluindo Atendimento ao Cliente, Centro de Suporte Técnico ao Cliente, website e escritórios de vendas em todo o mundo. Sugere-se que os clientes visitem os recursos on-line da Microchip antes de entrar em contato com o suporte, pois é muito provável que suas dúvidas já tenham sido respondidas.
Entre em contato com o Centro de Suporte Técnico através do website em www.microchip.com/support. Mencione o número de peça do dispositivo FPGA, selecione a categoria de caso apropriada e faça o upload do design files ao criar um caso de suporte técnico.
Entre em contato com o Atendimento ao cliente para obter suporte não técnico ao produto, como preços de produtos, atualizações de produtos, informações de atualização, status do pedido e autorização.

• Da América do Norte, ligue para 800.262.1060
• o resto do mundo, ligue para 650.318.4460
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O Microchip Website

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• Suporte ao produto – Folhas de dados e errata, notas de aplicação e sampprogramas, recursos de design, guias do usuário e documentos de suporte de hardware, lançamentos de software mais recentes e software arquivado
• Suporte Técnico Geral – Perguntas frequentes (FAQs), solicitações de suporte técnico, grupos de discussão on-line, lista de membros do programa de parceiros de design de microchip
• Negócios de Microchip – Seletor de produtos e guias de pedidos, comunicados de imprensa mais recentes da Microchip, lista de seminários e eventos, listas de escritórios de vendas, distribuidores e representantes de fábrica da Microchip

Serviço de notificação de alteração de produto

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Suporte ao cliente

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• Escritório de vendas local
• Engenheiro de Soluções Incorporadas (ESE)
• Suporte Técnico

Os clientes devem entrar em contato com seu distribuidor, representante ou ESE para obter suporte. Escritórios de vendas locais também estão disponíveis para ajudar os clientes. Uma lista de escritórios de vendas e locais está incluída neste documento.
O suporte técnico está disponível através do website em: www.microchip.com/support

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• A Microchip acredita que sua família de produtos é segura quando usada da maneira pretendida, dentro das especificações operacionais e sob condições normais.
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• Nem a Microchip nem nenhum outro fabricante de semicondutores pode garantir a segurança de seu código. Proteção de código não significa que estamos garantindo que o produto seja "inquebrável". A proteção de código está em constante evolução. A Microchip está comprometida em melhorar continuamente os recursos de proteção de código de nossos produtos.

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