FPGA IP
Dizains Piemample Lietotāja rokasgrāmata
F-Tile 25G Ethernet Intel®
Atjaunināts Intel® Quartus®
Prime Design Suite: 22.3
IP versija: 1.0.0

Īsā lietošanas pamācība

F-tile 25G Ethernet Intel FPGA IP Intel Agilex™ ierīcēm nodrošina iespēju ģenerēt dizainu, piemēram,amples atlasītajām konfigurācijām.
1. attēls. Dizains Piemample Lietošana

Direktoriju struktūra

2. attēls. 25G Ethernet Intel FPGA IP dizains Example direktoriju struktūra

• Simulācija files (testbend tikai simulācijai) atrodasample_dir>/example_testbench.
• Tikai apkopojumam paredzētais dizains, piemample atrodasample_dir>/ compilation_test_design.
• Aparatūras konfigurācija un pārbaude files (dizains, piemample in hardware) atrodasample_dir>/hardware_test_design.

1. tabula. Katalogs un File Apraksti

File Vārdi	Apraksts
eth_ex_25g.qpf	Intel Quartus® Prime projekts file.
eth_ex_25g.qsf	Intel Quartus Prime projekta iestatījumi file.
eth_ex_25g.sdc	Konspekts Dizaina ierobežojumi file. Varat to kopēt un modificēt file savam 25GbE Intel FPGA IP kodola dizainam.
eth_ex_25g.v	Augstākā līmeņa Verilog HDL dizains example file. Viena kanāla dizains izmanto Verilog file.
kopīgs/	Aparatūras dizains, piemample atbalstu files.
hwtest/main.tcl	Galvenā file lai piekļūtu sistēmas konsolei.

Dizaina Ex ģenerēšanaample

4. attēls. Example Design Tab F-tile 25G Ethernet Intel FPGA IP parametru redaktorā

Veiciet šīs darbības, lai ģenerētu aparatūras dizainu, piemēram,ample un testbench:

1. Intel Quartus Prime Pro izdevumā noklikšķiniet uz File ➤ Jauna projekta vednis, lai izveidotu jaunu Quartus Prime projektu, vai File ➤ Atvērt projektu, lai atvērtu esošu Quartus Prime projektu. Vednis piedāvā norādīt ierīci.
2. IP katalogā atrodiet un atlasiet 25G Ethernet Intel FPGA IP Agilex. Parādās logs New IP Variation.
3. Norādiet sava IP varianta augstākā līmeņa nosaukumu un noklikšķiniet uz Labi. Parametru redaktors pievieno augstākā līmeņa .ip file uz pašreizējo projektu automātiski. Ja tiek prasīts manuāli pievienot .ip file uz projektu, noklikšķiniet uz Projekts ➤ Pievienot/Noņemt Files in Project, lai pievienotu file.
4. Programmatūras Intel Quartus Prime Pro Edition laukā Ierīce ir jāatlasa konkrēta Intel Agilex ierīce vai jāsaglabā Intel Quartus Prime programmatūras piedāvātā noklusējuma ierīce.
   Piezīme: Aparatūras dizains, piemample pārraksta atlasi ar ierīci mērķa panelī. Jūs norādāt mērķa dēli no dizaina izvēlnes, piemēramampopciju piemample Dizaina cilne.
5. Noklikšķiniet uz Labi. Parādās parametru redaktors.
6. Cilnē IP norādiet sava IP pamata varianta parametrus.
7. Uz Example Design cilne, piemēram,ample dizains Files, atlasiet opciju Simulācija, lai ģenerētu testēšanas stendu, un atlasiet opciju Sintēze, lai ģenerētu aparatūras dizainu, piemēram,ample. Tikai Verilog HDL files tiek ģenerēti.
   Piezīme: Funkcionāls VHDL IP kodols nav pieejams. Norādiet tikai Verilog HDL savam IP pamata dizainam, piemēram,ample.
8. Mērķa izstrādes komplektam atlasiet Agilex I-series Transceiver-SoC Dev Kit
9. Noklikšķiniet uz Ģenerēt example Dizaina poga. Izvēlēties PiemampTiek parādīts logs Design Directory.
10. Ja vēlaties modificēt dizainu, piemample direktorija ceļš vai nosaukums no parādītajiem noklusējuma iestatījumiem (alt_e25_f_0_example_design), pārlūkojiet jauno ceļu un ierakstiet jauno dizainu, piemample direktorija nosaukums (ample_dir>).
11. Noklikšķiniet uz Labi.

1.2.1. Dizains Piemample Parametri
2. tabula. Parametri Example Design Tab

Parametrs	Apraksts
Example dizains	Pieejams example dizaini IP parametru iestatījumiem. Tikai viena kanāla piemample dizains tiek atbalstīts šim IP.
Example dizains Files	The files radīt dažādām attīstības fāzēm. • Simulācija — ģenerē nepieciešamo files, lai simulētu bijušoampdizains. • Sintēze — ģenerē sintēzi files. Izmantojiet šos files apkopot dizainu Intel Quartus Prime Pro Edition programmatūrā aparatūras testēšanai un veikt statisko laika analīzi.
Ģenerēt File Formāts	RTL formāts files simulācijai — Verilog.
Izvēlieties dēli	Atbalstīta aparatūra dizaina ieviešanai. Izvēloties Intel FPGA izstrādes plati, izmantojiet ierīci AGIB027R31B1E2VRO kā mērķa ierīci projektēšanai, piemēram,ample paaudze. Agilex I sērijas raiduztvērēja-SoC izstrādātāja komplekts: šī opcija ļauj pārbaudīt dizainu example izvēlētajā Intel FPGA IP izstrādes komplektā. Šī opcija automātiski atlasa AGIB027R31B1E2VRO mērķa ierīci. Ja jūsu plates versijai ir cita ierīces pakāpe, varat mainīt mērķa ierīci. Nav: Šī opcija izslēdz dizaina aparatūras aspektus, piemēram,ample.

1.3. Flīžu ģenerēšana Files

Atbalsta loģikas ģenerēšana ir pirmssintēzes darbība, ko izmanto, lai ģenerētu ar flīzēm saistītus elementus files nepieciešams simulācijai un aparatūras projektēšanai. Flīžu paaudze ir nepieciešama visiem
F-flīžu dizaina simulācijas. Šī darbība ir jāpabeidz pirms simulācijas.

1. Komandu uzvednē pārejiet uz mapi compilation_test_design savā bijušajā versijāampdizains: cd /compilation_test_design.
2. Palaidiet šādu komandu: quartus_tlg alt_eth_25g

1.4. F-tile 25G Ethernet Intel FPGA IP dizaina simulācija 
Example Testbench
Jūs varat apkopot un simulēt dizainu, palaižot simulācijas skriptu no komandu uzvednes.

1. Komandu uzvednē mainiet testa stenda simulācijas darba direktoriju: cdample_dir>/ex_25g/sim.
2. Palaidiet IP iestatīšanas simulāciju:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

3. tabula. Testbench simulācijas darbības

Simulators	Norādījumi
VCS*	Komandrindā ierakstiet sh run_vcs.sh
QuestaSim*	Komandrindā ierakstiet vsim -do run_vsim.do -logfile vsim.log Ja vēlaties simulēt, neizmantojot QuestaSim GUI, ierakstiet vsim -c -do run_vsim.do -logfile vsim.log
Kadence - Xcelium*	Komandrindā ierakstiet sh run_xcelium.sh

Veiksmīga simulācija beidzas ar šādu ziņojumu:
Simulācija izturēta. vai Testbench pabeigts.
Pēc veiksmīgas pabeigšanas varat analizēt rezultātus.
1.5. Dizaina Ex. kompilēšana un konfigurēšanaample aparatūrā
25G Ethernet Intel FPGA IP pamata parametru redaktors ļauj apkopot un konfigurēt dizaina ex.ample par mērķa izstrādes komplektu.

Lai apkopotu un konfigurētu dizainu, piemampJa izmantojat aparatūru, veiciet šīs darbības:

1. Palaidiet programmatūru Intel Quartus Prime Pro Edition un atlasiet Apstrāde ➤ Sākt kompilāciju, lai apkopotu dizainu.
2. Pēc SRAM objekta ģenerēšanas file .sof, veiciet šīs darbības, lai programmētu aparatūras dizainu, piemēram,ampIntel Agilex ierīcē:
   a. Izvēlnē Rīki noklikšķiniet uz Programmētājs.
   b. Programmētājā noklikšķiniet uz Aparatūras iestatīšana.
   c. Izvēlieties programmēšanas ierīci.
   d. Atlasiet un pievienojiet Intel Agilex plati savai Intel Quartus Prime Pro Edition sesijai.
   e. Pārliecinieties, vai režīms ir iestatīts uz JTAG.
   f. Atlasiet Intel Agilex ierīci un noklikšķiniet uz Pievienot ierīci. Tiek parādīts Programmētājs
   blokshēma par savienojumiem starp jūsu plates ierīcēm.
   g. Rindā ar savu .sof atzīmējiet .sof izvēles rūtiņu.
   h. Atzīmējiet izvēles rūtiņu kolonnā Programma/Konfigurēt.
   i. Noklikšķiniet uz Sākt.

1.6. F-tile 25G Ethernet Intel FPGA IP aparatūras dizaina testēšana Example
Pēc F-tile 25G Ethernet Intel FPGA IP kodola dizaina kompilēšanas, piemample un konfigurēt to savā Intel Agilex ierīcē, varat izmantot sistēmas konsoli, lai programmētu IP kodolu.
Lai ieslēgtu sistēmas konsoli un pārbaudītu aparatūras dizainu, piemēram,ample, veiciet šīs darbības:

1. Programmatūrā Intel Quartus Prime Pro Edition atlasiet Rīki ➤ Sistēma
   Atkļūdošanas rīki ➤ Sistēmas konsole, lai palaistu sistēmas konsoli.
2. Tcl konsoles rūtī ierakstiet cd hwtest, lai mainītu direktoriju uz / hardware_test_design/hwtest.
3. Ierakstiet source main.tcl, lai atvērtu savienojumu ar JTAG meistars.

Izpildiet testa procedūru, kas norādīta dizaina sadaļā Aparatūras testēšana, piemēramample un novērojiet testa rezultātus sistēmas konsolē.

F-tile 25G Ethernet dizains Example Intel Agilex ierīcēm

F-tile 25G Ethernet dizains, piemample demonstrē Ethernet risinājumu Intel Agilex ierīcēm, izmantojot 25G Ethernet Intel FPGA IP kodolu.
Izveidojiet dizainu, piemēram,ample no Example 25G Ethernet Intel FPGA IP parametru redaktora cilne Dizains. Varat arī izvēlēties ģenerēt dizainu ar vai bez tā
Reed-Solomon Forward Error Correction (RS-FEC) funkcija.
2.1. Funkcijas

• Atbalsta vienu Ethernet kanālu, kas darbojas ar 25G.
• Rada dizainu example ar RS-FEC funkciju.
• Nodrošina testbench un simulācijas skriptu.
• Instantitē F-tile atsauci un sistēmas PLL pulksteņus Intel FPGA IP, pamatojoties uz IP konfigurāciju.

2.2. Aparatūras un programmatūras prasības
Intel izmanto šādu aparatūru un programmatūru, lai pārbaudītu dizainu, piemēramample Linux sistēmā:

• Intel Quartus Prime Pro Edition programmatūra.
• Siemens* EDA QuestaSim, Synopsys* VCS un Cadence Xcelium simulators.
• Intel Agilex I sērijas raiduztvērēja-SoC izstrādes komplekts (AGIB027R31B1E2VRO) aparatūras testēšanai.

2.3. Funkcionālais apraksts
F-tile 25G Ethernet dizains, piemample sastāv no MAC+PCS+PMA kodola varianta. Sekojošās blokshēmas parāda MAC+PCS+PMA kodola varianta konstrukcijas sastāvdaļas un augstākā līmeņa signālus F-tile 25G Ethernet dizainā, piemēram,ample.
5. attēls. Blokshēma — F-tile 25G Ethernet dizains Example (MAC+PCS+PMA Core Variant)

2.3.1. Dizaina sastāvdaļas
4. tabula. Dizaina sastāvdaļas

Komponents	Apraksts
F-tile 25G Ethernet Intel FPGA IP	Sastāv no MAC, PCS un raiduztvērēja PHY ar šādu konfigurāciju: • Pamata variants: MAC+PCS+PMA • Iespējot plūsmas kontroli: pēc izvēles • Iespējot saites kļūdu ģenerēšanu: pēc izvēles • Iespējot preambulas caurlaidi: pēc izvēles • Iespējot statistikas apkopošanu: pēc izvēles • Iespējot MAC statistikas skaitītājus: pēc izvēles • Atsauces pulksteņa frekvence: 156.25 Dizainam, piemampIzmantojot RS-FEC funkciju, tiek konfigurēts šāds papildu parametrs: • Iespējot RS-FEC: pēc izvēles
F-tile atsauces un sistēmas PLL pulksteņi Intel FPGA IP	F-tile atsauces un sistēmas PLL pulksteņi Intel FPGA IP parametru redaktora iestatījumi atbilst F-tile 25G Ethernet Intel FPGA IP prasībām. Ja ģenerējat dizainu, piemample izmantojot Izveidot Example dizains pogu IP parametru redaktorā, IP tiek automātiski izveidots. Ja jūs izveidojat savu dizainu, piemample, jums manuāli jāizveido šis IP un jāpievieno visi I/O porti. Lai iegūtu informāciju par šo IP, skatiet F-Tile Architecture un PMA un FEC Direct PHY IP lietotāja rokasgrāmata.
Klientu loģika	Sastāv no: • Trafika ģenerators, kas pārraidei ģenerē sērijveida paketes uz 25G Ethernet Intel FPGA IP kodolu. • Satiksmes monitors, kas uzrauga sērijveida paketes, kas nāk no 25G Ethernet Intel FPGA IP kodola.
Avots un zonde	Avota un zondes signāli, tostarp sistēmas atiestatīšanas ievades signāls, ko varat izmantot atkļūdošanai.

Saistītā informācija
F-Tile Architecture un PMA un FEC Direct PHY IP lietotāja rokasgrāmata

Simulācija

Testbends nosūta trafiku caur IP kodolu, izmantojot IP kodola pārraides un saņemšanas pusi.
2.4.1. Testbends
6. attēls. F-tile 25G Ethernet Intel FPGA IP Design Ex. blokshēmaample Simulation Testbench

5. tabula. Pārbaudes stenda sastāvdaļas

Komponents	Apraksts
Ierīce tiek testēta (DUT)	25G Ethernet Intel FPGA IP kodols.
Ethernet pakešu ģenerators un pakešu monitors	• Pakešu ģenerators ģenerē kadrus un pārsūta uz DUT. • Pakešu monitors uzrauga TX un RX datu ceļus un parāda kadrus simulatora konsolē.
F-tile atsauces un sistēmas PLL pulksteņi Intel FPGA IP	Rada raiduztvērēju un sistēmas PLL atsauces pulksteņus.

2.4.2. Simulācijas dizains Piemample Komponenti
6. tabula. F-tile 25G Ethernet dizains Example Testbench File Apraksti

File Vārds	Apraksts
Testbends un simulācija Files
basic_avl_tb_top.v	Augstākā līmeņa testa stends file. Testbends izveido DUT, veic Avalon® atmiņas kartētu konfigurāciju dizaina komponentiem un klienta loģikai, kā arī nosūta un saņem paketi uz 25G Ethernet Intel FPGA IP vai no tā.
Testbench skripti
turpinājums…

File Vārds	Apraksts
run_vsim.do	ModelSim skripts, lai palaistu testbandu.
run_vcs.sh	Synopsys VCS skripts, lai palaistu testbandu.
run_xcelium.sh	Cadence Xcelium skripts, lai palaistu testbandu.

2.4.3. Testa gadījums
Simulācijas testa gadījumā tiek veiktas šādas darbības:

1. Izveido F-tile 25G Ethernet Intel FPGA IP un F-Tile Reference un sistēmas PLL pulksteņus Intel FPGA IP.
2. Gaida, līdz RX pulkstenis un PHY statusa signāls noregulējas.
3. Drukā PHY statusu.
4. Nosūta un saņem 10 derīgus datus.
5. Analizē rezultātus. Veiksmīgajam testa stendam tiek parādīts paziņojums “Testbench complete.”.

Sekojošie sampizvade ilustrē veiksmīgu simulācijas testa darbību:

Kompilācija

Izpildiet procedūru, kas sniegta sadaļā Design Ex. kompilēšana un konfigurēšanaample in Aparatūra, lai apkopotu un konfigurētu dizainu example izvēlētajā aparatūrā.
Varat novērtēt resursu izmantošanu un Fmax, izmantojot tikai kompilācijas dizainu, piemēram,ample. Jūs varat apkopot savu dizainu, izmantojot komandu Sākt kompilāciju
Apstrādes izvēlne programmatūrā Intel Quartus Prime Pro Edition. Veiksmīga kompilācija ģenerē kompilācijas pārskata kopsavilkumu.
Lai iegūtu papildinformāciju, skatiet Intel Quartus Prime Pro Edition lietotāja rokasgrāmatas sadaļu Dizaina apkopošana.
Saistītā informācija

• Dizaina Ex. kompilēšana un konfigurēšanaample sadaļā Aparatūra 7. lpp
• Dizaina kompilācija Intel Quartus Prime Pro Edition lietotāja rokasgrāmatā

2.6. Aparatūras testēšana
Aparatūras dizainā example, jūs varat ieprogrammēt IP kodolu iekšējā seriālās cilpas režīmā un ģenerēt trafiku pārraides pusē, kas cilpas atpakaļ caur uztveršanas pusi.
Lai pārbaudītu dizainu, izpildiet norādītajā saistītās informācijas saitē norādīto procedūruample izvēlētajā aparatūrā.
Saistītā informācija
F-tile 25G Ethernet Intel FPGA IP aparatūras dizaina testēšana Exampskatīt 8. lpp
2.6.1. Testa procedūra
Veiciet šīs darbības, lai pārbaudītu dizainu, piemēramampaparatūras līmenis:

1. Pirms šī dizaina aparatūras testēšanas, piemēram,ample, jums ir jāatiestata sistēma:
   a. Noklikšķiniet uz Rīki ➤ In-System Sources & Probes Editor rīks noklusējuma avota un pārbaudes GUI.
   b. Pārslēdziet sistēmas atiestatīšanas signālu (Source [3:0]) no 7 uz 8, lai piemērotu atiestatīšanu, un atgrieziet sistēmas atiestatīšanas signālu uz 7, lai atbrīvotu sistēmu no atiestatīšanas stāvokļa.
   c. Pārraugiet zondes signālus un pārliecinieties, vai statuss ir derīgs.
2. Sistēmas konsolē pārejiet uz mapi hwtest un palaidiet komandu: source main.tcl, lai atlasītu J.TAG meistars. Pēc noklusējuma pirmais DžTAG meistars uz DžTAG ķēde ir izvēlēta. Lai izvēlētos JTAG master Intel Agilex ierīcēm, palaidiet šo komandu: set_jtag <number of appropriate JTAG meistars>. Piemample: set_jtag 1.
3. Sistēmas konsolē palaidiet šādas komandas, lai sāktu seriālās cilpas testu:

7. tabula. Komandu parametri

Parametrs	Apraksts	Example Lietošana
chkphy_status	Parāda pulksteņa frekvences un PHY bloķēšanas statusu.	% chkphy_status 0 # Pārbaudiet saites 0 statusu
chkmac_stats	Parāda vērtības MAC statistikas skaitītājos.	% chkmac_stats 0 # Pārbauda 0. saites mac statistikas skaitītāju
clear_all_stats	Notīra IP pamata statistikas skaitītājus.	% clear_all_stats 0 # Notīra 0. saites statistikas skaitītāju
start_gen	Startē pakešu ģeneratoru.	% start_gen 0 # Sāciet pakešu ģenerēšanu saitē 0
stop_gen	Aptur pakešu ģeneratoru.	% stop_gen 0 # Apturēt pakešu ģenerēšanu saitē 0
cilpa_ieslēgts	Ieslēdz iekšējo seriālo atpakaļcilpu.	% loop_on 0 # Ieslēgt iekšējo cilpu saitei 0
cilpa_izslēgts	Izslēdz iekšējo seriālo cilpu.	% loop_off 0 # Izslēdziet iekšējo cilpu saitei 0
reg_read	Atgriež IP pamata reģistra vērtību .	% reg_read 0x402 # Lasīt IP CSR reģistru 402. saites adresē 0
reg_write	Raksta uz IP pamatreģistru pēc adreses .	% reg_write 0x401 0x1 # Ierakstiet 0x1 IP CSR scratch reģistrā 401 saites 0. adresē

a. Ierakstiet loop_on lai ieslēgtu iekšējo seriālo atpakaļcilpas režīmu.
b. Ierakstiet chkphy_status lai pārbaudītu PHY statusu. Stabilai saitei TXCLK, RXCLK un RX statusam ir jābūt tādām pašām vērtībām, kas norādītas tālāk:

c. Ierakstiet clear_all_stats lai notīrītu TX un RX statistikas reģistrus.
d. Ierakstiet start_gen lai sāktu pakešu ģenerēšanu.
e. Ierakstiet stop_gen lai apturētu pakešu ģenerēšanu.
f. Ierakstiet chkmac_stats lai nolasītu TX un RX statistikas skaitītājus. Pārliecinies ka:
i. Pārsūtītie pakešu kadri sakrīt ar saņemtajiem pakešu kadriem.
ii. Kļūdu kadri netiek saņemti.
g. Ierakstiet loop_off lai izslēgtu iekšējo seriālo cilpu.
7. attēls. Sample Test Output — TX un RX statistikas skaitītāji

Dokumentu pārskatīšanas vēsture F-tile 25G Ethernet FPGA IP Design Example Lietotāja rokasgrāmata

Dokumenta versija	Intel Quartus Prime versija	IP versija	Izmaiņas
2022.10.14	22.3	1.0.0	Sākotnējā izlaišana.

Intel korporācija. Visas tiesības aizsargātas. Intel, Intel logotips un citas Intel preču zīmes ir Intel Corporation vai tās meitasuzņēmumu preču zīmes. Intel garantē savu FPGA un pusvadītāju produktu veiktspēju atbilstoši pašreizējām specifikācijām saskaņā ar Intel standarta garantiju, taču patur tiesības jebkurā laikā bez brīdinājuma veikt izmaiņas jebkuros produktos un pakalpojumos. Intel neuzņemas nekādu atbildību vai saistības, kas izriet no jebkādas šeit aprakstītās informācijas, produkta vai pakalpojuma lietojuma vai izmantošanas, izņemot gadījumus, kad Intel ir nepārprotami rakstiski piekritis. Intel klientiem ir ieteicams iegūt jaunāko ierīces specifikāciju versiju, pirms paļauties uz jebkādu publicētu informāciju un pirms preču vai pakalpojumu pasūtījumu veikšanas. *Citi nosaukumi un zīmoli var tikt uzskatīti par citu personu īpašumiem.
ISO
9001:2015
Reģistrēts

Tiešsaistes versija
Sūtīt atsauksmes
ID: 750200
Versija: 2022.10.14

Dokumenti / Resursi

intel F-Tile 25G Ethernet FPGA IP dizains Example [pdfLietotāja rokasgrāmata F-Tile 25G Ethernet FPGA IP dizains Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Exampgads, 750200

Atsauces

• Lietotāja rokasgrāmata