FPGA IP
დიზაინი მაგampმომხმარებლის სახელმძღვანელო
F-Tile 25G Ethernet Intel®
განახლებულია Intel® Quartus®-ისთვის
Prime Design Suite: 22.3
IP ვერსია: 1.0.0

სწრაფი დაწყების სახელმძღვანელო

F-tile 25G Ethernet Intel FPGA IP Intel Agilex™ მოწყობილობებისთვის უზრუნველყოფს დიზაინის გენერირების შესაძლებლობასamples შერჩეული კონფიგურაციებისთვის.
სურათი 1. დიზაინი მაგampგამოყენება

დირექტორია სტრუქტურა

სურათი 2. 25G Ethernet Intel FPGA IP Design Exampდირექტორიის სტრუქტურა

• სიმულაცია files (ტესტი მხოლოდ სიმულაციისთვის) მდებარეობსample_dir>/example_testbench.
• მხოლოდ კომპილაციის დიზაინი example მდებარეობსample_dir>/ compilation_test_design.
• ტექნიკის კონფიგურაცია და ტესტი files (დიზაინი მაგample in hardware) განლაგებულია ქample_dir>/hardware_test_design.

ცხრილი 1. დირექტორია და File აღწერილობები

File სახელები	აღწერა
eth_ex_25g.qpf	Intel Quartus® Prime პროექტი file.
eth_ex_25g.qsf	Intel Quartus Prime პროექტის პარამეტრები file.
eth_ex_25g.sdc	Synopsys დიზაინის შეზღუდვები file. თქვენ შეგიძლიათ დააკოპიროთ და შეცვალოთ ეს file თქვენი საკუთარი 25 GbE Intel FPGA IP ძირითადი დიზაინისთვის.
eth_ex_25გ.ვ	უმაღლესი დონის Verilog HDL დიზაინი example file. ერთარხიანი დიზაინი იყენებს Verilog-ს file.
საერთო/	ტექნიკის დიზაინი მაგampმხარდაჭერა files.
hwtest/main.tcl	მთავარი file სისტემის კონსოლზე წვდომისთვის.

დიზაინის გენერირება Example

სურათი 4. Exampდიზაინის ჩანართი F-tile 25G Ethernet Intel FPGA IP პარამეტრის რედაქტორში

მიჰყევით ამ ნაბიჯებს ტექნიკის დიზაინის გენერირებისთვის მაგample და testbench:

1. Intel Quartus Prime Pro Edition-ში დააწკაპუნეთ File ➤ New Project Wizard ახალი Quartus Prime პროექტის შესაქმნელად, ან File ➤ გახსენით პროექტი არსებული Quartus Prime პროექტის გასახსნელად. ოსტატი მოგთხოვთ მიუთითოთ მოწყობილობა.
2. IP კატალოგში იპოვნეთ და აირჩიეთ 25G Ethernet Intel FPGA IP Agilex-ისთვის. გამოჩნდება ახალი IP ვარიაციის ფანჯარა.
3. მიუთითეთ უმაღლესი დონის სახელი თქვენი IP ვარიაციისთვის და დააწკაპუნეთ OK. პარამეტრის რედაქტორი ამატებს ზედა დონის .ip file მიმდინარე პროექტს ავტომატურად. თუ მოგეთხოვებათ ხელით დაამატოთ .ip file პროექტზე დააწკაპუნეთ Project ➤ Add/Remove Files პროექტში დასამატებლად file.
4. Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში თქვენ უნდა აირჩიოთ კონკრეტული Intel Agilex მოწყობილობა Device ველში, ან შეინახოთ ნაგულისხმევი მოწყობილობა, რომელსაც Intel Quartus Prime პროგრამული უზრუნველყოფა გვთავაზობს.
   შენიშვნა: ტექნიკის დიზაინი მაგample გადაწერს არჩევანს მოწყობილობით სამიზნე დაფაზე. თქვენ მიუთითებთ სამიზნე დაფას დიზაინის მენიუდან, მაგampვარიანტები ყოფილშიampდიზაინის ჩანართი.
5. დააწკაპუნეთ OK. გამოჩნდება პარამეტრის რედაქტორი.
6. IP ჩანართზე მიუთითეთ თქვენი IP ბირთვის ვარიაციის პარამეტრები.
7. ყოფილზეample Design ჩანართი, მაგample დიზაინი Files, აირჩიეთ Simulation ოფცია ტესტის ადგილის გენერირებისთვის და აირჩიეთ Synthesis ვარიანტი ტექნიკის დიზაინის გენერირებისთვის.ampლე. მხოლოდ Verilog HDL fileს წარმოიქმნება.
   შენიშვნა: ფუნქციური VHDL IP ბირთვი მიუწვდომელია. მიუთითეთ მხოლოდ Verilog HDL, თქვენი IP ბირთვის დიზაინისთვის მაგampლე.
8. Target Development Kit-ისთვის აირჩიეთ Agilex I-series Transceiver-SoC Dev Kit
9. დააჭირეთ Generate Exampდიზაინის ღილაკი. აირჩიეთ Exampჩნდება დიზაინის დირექტორიას ფანჯარა.
10. თუ გსურთ დიზაინის შეცვლა, მაგampდირექტორიას ბილიკი ან სახელი ნაჩვენები ნაგულისხმევიდან (alt_e25_f_0_example_design), დაათვალიერეთ ახალი გზა და ჩაწერეთ ახალი დიზაინი exampდირექტორიის სახელი (ample_dir>).
11. დააწკაპუნეთ OK.

1.2.1. დიზაინი მაგampპარამეტრები
ცხრილი 2. პარამეტრები მაგampდიზაინის ჩანართი

პარამეტრი	აღწერა
Example დიზაინი	ხელმისაწვდომია ყოფილიampდიზაინი IP პარამეტრის პარამეტრებისთვის. მხოლოდ ერთარხიანი ყოფილიample design მხარდაჭერილია ამ IP-სთვის.
Example დიზაინი Files	The files გენერირება სხვადასხვა განვითარების ფაზაში. • სიმულაცია-წარმოქმნის აუცილებელს fileს სიმულაციისათვის ყოფილიampდიზაინი. • სინთეზი-წარმოქმნის სინთეზს fileს. გამოიყენეთ ესენი files შეადგინოს დიზაინი Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში ტექნიკის ტესტირებისთვის და შეასრულოს სტატიკური დროის ანალიზი.
გენერირება File ფორმატი	RTL-ის ფორმატი files სიმულაციისთვის - Verilog.
აირჩიეთ დაფა	მხარდაჭერილი აპარატურა დიზაინის განხორციელებისთვის. როდესაც ირჩევთ Intel FPGA განვითარების დაფას, გამოიყენეთ მოწყობილობა AGIB027R31B1E2VRO, როგორც სამიზნე მოწყობილობა დიზაინისთვის.ampლე თაობა. Agilex I-series Transceiver-SoC Dev Kit: ეს პარამეტრი საშუალებას გაძლევთ შეამოწმოთ დიზაინი ყოფილიampშერჩეული Intel FPGA IP განვითარების ნაკრები. ეს პარამეტრი ავტომატურად ირჩევს AGIB027R31B1E2VRO-ის სამიზნე მოწყობილობას. თუ თქვენი დაფის რევიზიას აქვს მოწყობილობის განსხვავებული ხარისხი, შეგიძლიათ შეცვალოთ სამიზნე მოწყობილობა. არცერთი: ეს ვარიანტი გამორიცხავს დიზაინის ტექნიკის ასპექტებს მაგampლე.

1.3. ფილების გენერირება Files

Support-Logic Generation არის წინასწარი სინთეზის ნაბიჯი, რომელიც გამოიყენება ფილებთან დაკავშირებული გენერირებისთვის files საჭიროა სიმულაციისა და ტექნიკის დიზაინისთვის. კრამიტის გენერაცია საჭიროა ყველასთვის
F-ფილაზე დაფუძნებული დიზაინის სიმულაციები. თქვენ უნდა დაასრულოთ ეს ნაბიჯი სიმულაციის დაწყებამდე.

1. ბრძანების სტრიქონში გადადით compilation_test_design საქაღალდეში თქვენს ყოფილშიampდიზაინი: cd /კომპილაციის_ტესტი_დიზაინი.
2. გაუშვით შემდეგი ბრძანება: quartus_tlg alt_eth_25g

1.4. F-tile 25G Ethernet Intel FPGA IP დიზაინის სიმულაცია 
Example Testbench
თქვენ შეგიძლიათ შეადგინოთ და მოახდინოთ დიზაინის სიმულაცია ბრძანების სტრიქონიდან სიმულაციური სკრიპტის გაშვებით.

1. ბრძანების სტრიქონში შეცვალეთ testbench სიმულატორი სამუშაო დირექტორია: cdample_dir>/ex_25g/sim.
2. გაუშვით IP დაყენების სიმულაცია:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

ცხრილი 3. საფეხურები ტესტის მაგიდის სიმულაციისთვის

სიმულატორი	ინსტრუქციები
VCS*	ბრძანების სტრიქონში ჩაწერეთ sh run_vcs.sh
QuestaSim*	ბრძანების სტრიქონში აკრიფეთ vsim -do run_vsim.do -logfile vsim.log თუ გირჩევნიათ სიმულაცია QuestaSim GUI-ის გამოტანის გარეშე, აკრიფეთ vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	ბრძანების სტრიქონში ჩაწერეთ sh run_xcelium.sh

წარმატებული სიმულაცია მთავრდება შემდეგი შეტყობინებით:
სიმულაცია გაიარა. ან Testbench დასრულებულია.
წარმატებით დასრულების შემდეგ, შეგიძლიათ გაანალიზოთ შედეგები.
1.5. დიზაინის შედგენა და კონფიგურაცია მაგample Hardware-ში
25G Ethernet Intel FPGA IP ძირითადი პარამეტრის რედაქტორი საშუალებას გაძლევთ შეადგინოთ და დააკონფიგურიროთ დიზაინი exampმიზნობრივი განვითარების კომპლექტზე.

დიზაინის შედგენა და კონფიგურაცია მაგampტექნიკის შესახებ, მიჰყევით ამ ნაბიჯებს:

1. გაუშვით Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფა და აირჩიეთ Processing ➤ Start Compilation დიზაინის შედგენისთვის.
2. SRAM ობიექტის გენერირების შემდეგ file .sof, მიჰყევით ამ ნაბიჯებს ტექნიკის დიზაინის დასაპროგრამებლად მაგample Intel Agilex მოწყობილობაზე:
   ა. ინსტრუმენტების მენიუში დააჭირეთ პროგრამისტს.
   ბ. პროგრამისტში დააჭირეთ Hardware Setup.
   გ. აირჩიეთ პროგრამირების მოწყობილობა.
   დ. აირჩიეთ და დაამატეთ Intel Agilex-ის დაფა თქვენს Intel Quartus Prime Pro Edition სესიას.
   ე. დარწმუნდით, რომ რეჟიმი დაყენებულია JTAG.
   ვ. აირჩიეთ Intel Agilex მოწყობილობა და დააწკაპუნეთ მოწყობილობის დამატება. პროგრამისტი აჩვენებს
   თქვენს დაფაზე მოწყობილობებს შორის კავშირების ბლოკ-სქემა.
   გ. სტრიქონში თქვენი .sof-ით, მონიშნეთ ველი .sof-ისთვის.
   თ. შეამოწმეთ ყუთი პროგრამა/კონფიგურაცია სვეტში.
   მე. დააწკაპუნეთ დაწყება.

1.6. ტესტირება F-tile 25G Ethernet Intel FPGA IP ტექნიკის დიზაინი Example
მას შემდეგ, რაც თქვენ შეადგინეთ F-tile 25G Ethernet Intel FPGA IP ბირთვის დიზაინი exampდა დააკონფიგურირეთ იგი თქვენს Intel Agilex მოწყობილობაზე, შეგიძლიათ გამოიყენოთ სისტემის კონსოლი IP ბირთვის დასაპროგრამებლად.
სისტემის კონსოლის ჩართვისა და ტექნიკის დიზაინის შესამოწმებლად მაგampმიჰყევით ამ ნაბიჯებს:

1. Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში აირჩიეთ Tools ➤ System
   გამართვის ინსტრუმენტები ➤ სისტემის კონსოლი სისტემის კონსოლის გასაშვებად.
2. Tcl Console-ის პანელში აკრიფეთ cd hwtest დირექტორიაში შესაცვლელად / hardware_test_design/hwtest.
3. ჩაწერეთ source main.tcl J-თან კავშირის გასახსნელადTAG ოსტატი.

დაიცავით ტესტის პროცედურა დიზაინის ტექნიკის ტესტირების განყოფილებაში, მაგampდააკვირდით ტესტის შედეგებს სისტემის კონსოლში.

F-tilile 25G Ethernet Design Example Intel Agilex მოწყობილობებისთვის

F-ფილა 25G Ethernet დიზაინი example აჩვენებს Ethernet გადაწყვეტას Intel Agilex მოწყობილობებისთვის 25G Ethernet Intel FPGA IP ბირთვის გამოყენებით.
შექმენით დიზაინი exampლე ეხლა ყოფილიamp25G Ethernet Intel FPGA IP პარამეტრების რედაქტორის დიზაინის ჩანართი. თქვენ ასევე შეგიძლიათ აირჩიოთ დიზაინის გენერირება ან მის გარეშე
Reed-Solomon Forward Error Correction (RS-FEC) ფუნქცია.
2.1. მახასიათებლები

• მხარს უჭერს ერთ Ethernet არხს, რომელიც მუშაობს 25G-ზე.
• წარმოქმნის დიზაინს მაგample RS-FEC ფუნქციით.
• გთავაზობთ სატესტო მაგიდას და სიმულაციის სკრიპტს.
• ახდენს F-Tile საცნობარო და სისტემის PLL საათებს Intel FPGA IP IP კონფიგურაციის საფუძველზე.

2.2. ტექნიკისა და პროგრამული უზრუნველყოფის მოთხოვნები
Intel იყენებს შემდეგ აპარატურასა და პროგრამულ უზრუნველყოფას დიზაინის შესამოწმებლადample Linux სისტემაში:

• Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფა.
• Siemens* EDA QuestaSim, Synopsys* VCS და Cadence Xcelium სიმულატორი.
• Intel Agilex I-სერიის გადამცემი-SoC განვითარების ნაკრები (AGIB027R31B1E2VRO) ტექნიკის ტესტირებისთვის.

2.3. ფუნქციური აღწერა
F-ფილა 25G Ethernet დიზაინი example შედგება MAC+PCS+PMA ძირითადი ვარიანტისგან. შემდეგი ბლოკ-სქემები აჩვენებს MAC+PCS+PMA ძირითადი ვარიანტის დიზაინის კომპონენტებს და ზედა დონის სიგნალებს F-tile 25G Ethernet-ის დიზაინში.ampლე.
სურათი 5. ბლოკის დიაგრამა-F-ფილა 25G Ethernet დიზაინი მაგample (MAC+PCS+PMA Core ვარიანტი)

2.3.1. დიზაინის კომპონენტები
ცხრილი 4. დიზაინის კომპონენტები

კომპონენტი	აღწერა
F-ფილა 25G Ethernet Intel FPGA IP	შედგება MAC, PCS და გადამცემი PHY, შემდეგი კონფიგურაციით: • ძირითადი ვარიანტი: MAC+PCS+PMA • ნაკადის კონტროლის ჩართვა: სურვილისამებრ • ბმულის შეცდომის წარმოქმნის ჩართვა: სურვილისამებრ • პრეამბულის გავლის ჩართვა: სურვილისამებრ • სტატისტიკის შეგროვების ჩართვა: სურვილისამებრ • MAC სტატისტიკის მრიცხველების ჩართვა: სურვილისამებრ • საცნობარო საათის სიხშირე: 156.25 დიზაინისთვის მაგampRS-FEC ფუნქციით, კონფიგურირებულია შემდეგი დამატებითი პარამეტრი: • ჩართეთ RS-FEC: სურვილისამებრ
F-Tile საცნობარო და სისტემის PLL საათები Intel FPGA IP	F-Tile Reference და System PLL Clocks Intel FPGA IP პარამეტრის რედაქტორის პარამეტრები შეესაბამება F-tile 25G Ethernet Intel FPGA IP-ის მოთხოვნებს. თუ თქვენ გენერირებთ დიზაინს ყოფილიampგამოყენებით გენერირება Example დიზაინი IP პარამეტრის რედაქტორში ღილაკით, IP ინსტანცირდება ავტომატურად. თუ თქვენ შექმნით საკუთარ დიზაინს ყოფილიampასევე, თქვენ ხელით უნდა დააინსტალიროთ ეს IP და დააკავშიროთ ყველა I/O პორტი. ამ IP-ის შესახებ ინფორმაციისთვის იხილეთ F-Tile Architecture და PMA და FEC Direct PHY IP მომხმარებლის სახელმძღვანელო.
კლიენტის ლოგიკა	შედგება: • ტრაფიკის გენერატორი, რომელიც წარმოქმნის ადიდებულ პაკეტებს 25G Ethernet Intel FPGA IP ბირთვში გადაცემისთვის. • ტრაფიკის მონიტორი, რომელიც აკონტროლებს ადიდებულ პაკეტებს, რომლებიც მოდის 25G Ethernet Intel FPGA IP ბირთვიდან.
წყარო და გამოძიება	წყაროს და ზონდის სიგნალები, მათ შორის სისტემის გადატვირთვის შეყვანის სიგნალი, რომელიც შეგიძლიათ გამოიყენოთ გამართვისთვის.

დაკავშირებული ინფორმაცია
F-Tile Architecture და PMA და FEC Direct PHY IP მომხმარებლის სახელმძღვანელო

სიმულაცია

ტესტის მაგიდა აგზავნის ტრაფიკს IP ბირთვის მეშვეობით, ახორციელებს IP ბირთვის გადაცემის და მიმღების მხარეს.
2.4.1. ტესტის სკამი
ნახაზი 6. F-tile 25G Ethernet Intel FPGA IP Design Exampსიმულაციის ტესტის მაგიდა

ცხრილი 5. ტესტის სკამი კომპონენტები

კომპონენტი	აღწერა
მოწყობილობა ტესტირებადია (DUT)	25G Ethernet Intel FPGA IP ბირთვი.
Ethernet პაკეტის გენერატორი და პაკეტის მონიტორი	• პაკეტის გენერატორი წარმოქმნის ჩარჩოებს და გადასცემს DUT-ს. • Packet Monitor აკონტროლებს TX და RX მონაცემთა ბილიკებს და აჩვენებს ჩარჩოებს სიმულატორის კონსოლში.
F-Tile საცნობარო და სისტემის PLL საათები Intel FPGA IP	წარმოქმნის გადამცემისა და სისტემის PLL საცნობარო საათებს.

2.4.2. სიმულაციური დიზაინი მაგampკომპონენტები
ცხრილი 6. F-ფილა 25G Ethernet Design Example Testbench File აღწერილობები

File სახელი	აღწერა
ტესტის მაგიდა და სიმულაცია Files
ძირითადი_avl_tb_top.v	უმაღლესი დონის საცდელი მაგიდა file. ტესტის საცავი ახდენს DUT-ის ინსტალაციას, ასრულებს Avalon® მეხსიერების რუკების კონფიგურაციას დიზაინის კომპონენტებზე და კლიენტის ლოგიკაზე და აგზავნის და იღებს პაკეტს 25G Ethernet Intel FPGA IP-დან ან დან.
Testbench სკრიპტები
განაგრძო…

File სახელი	აღწერა
run_vsim.do	ModelSim-ის სკრიპტი ტესტის მაგიდაზე გასაშვებად.
run_vcs.sh	Synopsys VCS სკრიპტი საცდელ მაგიდაზე გასაშვებად.
run_xcelium.sh	Cadence Xcelium სკრიპტი ტესტის მაგიდაზე გასაშვებად.

2.4.3. ტესტის საქმე
სიმულაციური ტესტის შემთხვევა ასრულებს შემდეგ მოქმედებებს:

1. ახდენს F-tile 25G Ethernet Intel FPGA IP და F-Tile საცნობარო და სისტემის PLL საათებს Intel FPGA IP.
2. ელოდება RX საათის და PHY სტატუსის სიგნალის დარეგულირებას.
3. ბეჭდავს PHY სტატუსს.
4. აგზავნის და იღებს 10 მოქმედ მონაცემს.
5. აანალიზებს შედეგებს. წარმატებული ტესტის მაგიდა აჩვენებს "Testbench დასრულებულია".

შემდეგი სample გამომავალი ასახავს წარმატებულ სიმულაციური ტესტის გაშვებას:

კომპილაცია

მიჰყევით პროცედურას დიზაინის შედგენასა და კონფიგურაციაში Example Hardware-ში დიზაინის შედგენა და კონფიგურაცია exampშერჩეულ აპარატურაში.
თქვენ შეგიძლიათ შეაფასოთ რესურსების გამოყენება და Fmax მხოლოდ კომპილაციის დიზაინის გამოყენებით, მაგampლე. თქვენ შეგიძლიათ შეადგინოთ თქვენი დიზაინი Start Compilation ბრძანების გამოყენებით
დამუშავების მენიუ Intel Quartus Prime Pro Edition პროგრამაში. წარმატებული კრებული წარმოქმნის შედგენის ანგარიშის შეჯამებას.
დამატებითი ინფორმაციისთვის იხილეთ დიზაინის შედგენა Intel Quartus Prime Pro Edition-ის მომხმარებლის სახელმძღვანელოში.
დაკავშირებული ინფორმაცია

• დიზაინის შედგენა და კონფიგურაცია მაგampიხილეთ აპარატურა მე-7 გვერდზე
• დიზაინის შედგენა Intel Quartus Prime Pro Edition-ში მომხმარებლის სახელმძღვანელო

2.6. ტექნიკის ტესტირება
ტექნიკის დიზაინში ყოფილიampასევე, შეგიძლიათ დაპროგრამოთ IP ბირთვი შიდა სერიული მარყუჟის რეჟიმში და შექმნათ ტრაფიკი გადაცემის მხარეს, რომელიც აბრუნებს მიმღების მხარეს.
მიჰყევით პროცედურას მითითებულ შესაბამის საინფორმაციო ბმულზე, რათა შეამოწმოთ დიზაინი ყოფილიampშერჩეულ აპარატურაში.
დაკავშირებული ინფორმაცია
ტესტირება F-tile 25G Ethernet Intel FPGA IP ტექნიკის დიზაინი Exampლე 8 გვერდზე
2.6.1. ტესტის პროცედურა
მიჰყევით ამ ნაბიჯებს დიზაინის შესამოწმებლად ყოფილიampტექნიკით:

1. სანამ ამ დიზაინის ტექნიკის ტესტირებას გაატარებთ, მაგampთქვენ უნდა გადატვირთოთ სისტემა:
   ა. დააწკაპუნეთ Tools ➤ In-System Sources & Probes Editor ინსტრუმენტი ნაგულისხმევი Source და Probe GUI.
   ბ. გადატვირთეთ სისტემის გადატვირთვის სიგნალი (წყარო[3:0]) 7-დან 8-მდე, რათა გამოიყენოთ გადატვირთვები და დააბრუნეთ სისტემის გადატვირთვის სიგნალი 7-ზე, რათა სისტემა გაათავისუფლოს გადატვირთვის მდგომარეობიდან.
   გ. დააკვირდით ზონდის სიგნალებს და დარწმუნდით, რომ სტატუსი მოქმედებს.
2. სისტემის კონსოლში გადადით hwtest საქაღალდეში და გაუშვით ბრძანება: source main.tcl J-ის ასარჩევად.TAG ოსტატი. სტანდარტულად, პირველი ჯTAG ოსტატი ჯTAG შერჩეულია ჯაჭვი. ჯTAG სამაგისტრო Intel Agilex მოწყობილობებისთვის, გაუშვით ეს ბრძანება: set_jtag <number of appropriate JTAG ოსტატი>. მაგample: კომპლექტი_ჯtag 1.
3. შეასრულეთ შემდეგი ბრძანებები სისტემის კონსოლში სერიული მარყუჟის ტესტის დასაწყებად:

ცხრილი 7. ბრძანების პარამეტრები

პარამეტრი	აღწერა	Exampგამოყენება
chkphy_status	აჩვენებს საათის სიხშირეებს და PHY დაბლოკვის სტატუსს.	% chkphy_status 0 # შეამოწმეთ ბმულის სტატუსი 0
chkmac_stats	აჩვენებს მნიშვნელობებს MAC სტატისტიკის მრიცხველებში.	% chkmac_stats 0 # ამოწმებს ბმულის mac სტატისტიკის მრიცხველს 0
clear_all_stats	ასუფთავებს IP ძირითადი სტატისტიკის მრიცხველებს.	% clear_all_stats 0 # ასუფთავებს ბმულის სტატისტიკის მრიცხველს 0
start_gen	იწყებს პაკეტის გენერატორს.	% start_gen 0 # დაიწყეთ პაკეტის გენერაცია ბმულზე 0
stop_gen	აჩერებს პაკეტის გენერატორს.	% stop_gen 0 # შეაჩერე პაკეტის გენერაცია ბმულზე 0
loop_on	რთავს შიდა სერიულ მარყუჟს.	% loop_on 0 # ჩართეთ შიდა loopback ბმულზე 0
loop_off	გამორთავს შიდა სერიულ მარყუჟს.	% loop_off 0 # გამორთეთ შიდა loopback ბმულზე 0
reg_read	აბრუნებს IP ძირითადი რეგისტრის მნიშვნელობას at .	% reg_read 0x402 # წაიკითხეთ IP CSR რეგისტრაცია 402 ბმულის 0 მისამართზე
reg_write	წერს IP core რეგისტრაცია მისამართზე .	% reg_write 0x401 0x1 # ჩაწერეთ 0x1 IP-ზე CSR scratch რეგისტრაცია 401 ბმულის 0 მისამართზე

ა. ჩაწერეთ loop_on შიდა სერიული მარყუჟის რეჟიმის ჩართვისთვის.
ბ. აკრიფეთ chkphy_status PHY-ის სტატუსის შესამოწმებლად. TXCLK, RXCLK და RX სტატუსს უნდა ჰქონდეს იგივე მნიშვნელობები, რომლებიც ნაჩვენებია ქვემოთ სტაბილური ბმულისთვის:

გ. აკრიფეთ clear_all_stats TX და RX სტატისტიკის რეგისტრების გასასუფთავებლად.
დ. აკრიფეთ start_gen პაკეტის გენერირების დასაწყებად.
ე. აკრიფეთ stop_gen პაკეტების წარმოქმნის შესაჩერებლად.
ვ. აკრიფეთ chkmac_stats TX და RX სტატისტიკის მრიცხველების წასაკითხად. Დარწმუნდი, რომ:
მე. გადაცემული პაკეტის ჩარჩოები ემთხვევა მიღებულ პაკეტის ჩარჩოებს.
ii. შეცდომის ჩარჩოები არ არის მიღებული.
გ. ჩაწერეთ loop_off შიდა სერიული მარყუჟის გამორთვა.
სურათი 7. Sampტესტის გამომავალი-TX და RX სტატისტიკის მრიცხველები

დოკუმენტის გადასინჯვის ისტორია F-tile 25G Ethernet FPGA IP დიზაინის მაგampმომხმარებლის სახელმძღვანელო

დოკუმენტის ვერსია	Intel Quartus Prime ვერსია	IP ვერსია	ცვლილებები
2022.10.14	22.3	1.0.0	თავდაპირველი გამოშვება.

ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. *სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.
ISO
9001:2015
დარეგისტრირდა

ონლაინ ვერსია
გამოხმაურების გაგზავნა
ID: 750200
ვერსია: 2022.10.14

დოკუმენტები / რესურსები

intel F-Tile 25G Ethernet FPGA IP დიზაინი მაგample [pdf] მომხმარებლის სახელმძღვანელო F-Tile 25G Ethernet FPGA IP დიზაინი მაგample, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Exampლე, 750200

ცნობები

• მომხმარებლის სახელმძღვანელო