外部メモリー・インターフェイス インテル Stratix 10 FPGA IP デザイン例ample

設計例amp外部メモリー・インターフェイス インテル® Stratix® 10 FPGA IP のクイック・スタート・ガイド

新しいインターフェースとより自動化された設計例ampファイル・フローは、インテル® Stratix® 10 外部メモリー・インターフェイスで利用できます。 元ampパラメーター エディターの [デザイン] タブでは、合成とシミュレーションの作成を指定できます。 file EMIF IP の検証に使用できるセット。 元を生成できますampインテル FPGA 開発キット、または生成する EMIF IP 専用のファイル・デザイン。

図 1. 一般的な設計 Exampファイル ワークフロー

図 2. EMIF Ex の生成ampインテル Stratix 10 開発キットを使用したデザイン

EMIF プロジェクトの作成

インテル Quartus® Prime 開発ソフトウェアのバージョン 17.1 以降では、EMIF IP を生成して ex を設計する前に、 インテル Quartus Prime プロジェクトを作成する必要があります。ampル。

1. インテル Quartus Prime ソフトウェアを起動し、 File ➤ 新規プロジェクト ウィザード。 [次へ] をクリックします。
2. 作成するプロジェクトのディレクトリと nme を指定します。 [次へ] をクリックします。
3. 空のプロジェクトが選択されていることを確認します。 [次へ] を XNUMX 回クリックします。
4. [名前フィルター] に、デバイスのパーツ番号を入力します。
5. [使用可能なデバイス] で、適切なデバイスを選択します。
6. [完了]をクリックします。

EMIF IP の生成と構成

次の手順は、EMIF IP を生成して構成する方法を示しています。 このチュートリアルでは DDR4 インターフェイスを作成しますが、手順は他のプロトコルでも同様です。

1. IP Catalog ウィンドウで、 Intel Stratix 10 External Memory Interfaces を選択します。 (IP カタログ ウィンドウが表示されていない場合は、 View ➤ ユーティリティ ウィンドウ ➤ IP カタログ）
2. IP パラメータ エディタで、EMIF IP のエンティティ名を指定します (ここで指定した名前が file IP の名前) を指定し、ディレクトリを指定します。 [作成] をクリックします。
3. パラメータ エディタには複数のタブがあり、EMIF 実装を反映するようにパラメータを設定する必要があります。

インテル Stratix 10 EMIF パラメーター・エディターのガイドライン

表 1. EMIF パラメータ エディタのガイドライン

パラメータエディタタブ	ガイドライン
一般的な	次のパラメータが正しく入力されていることを確認してください。 • デバイスのスピード グレード。 • メモリ クロック周波数。 • PLL 基準クロック周波数。
メモリ	• メモリ デバイスのデータ シートを参照して、パラメータを入力します。 メモリ タブ。 • ALERT# ピンの特定の場所も入力する必要があります。 (DDR4 メモリ プロトコルにのみ適用されます。)
メム 入出力	• プロジェクトの初期調査では、デフォルト設定を使用できます。 メモリ I/O タブ。 • 高度なデザイン検証では、ボード シミュレーションを実行して最適な終端設定を導き出す必要があります。
FPGA I/O	• プロジェクトの初期調査では、デフォルト設定を使用できます。 FPGA I/O タブ。 • 高度なデザイン検証では、関連する IBIS モデルを使用してボード シミュレーションを実行し、適切な I/O 規格を選択する必要があります。
メモリータイミング	• プロジェクトの初期調査では、デフォルト設定を使用できます。 メモリータイミング タブ。 • 高度なデザイン検証では、メモリ デバイスのデータ シートに従ってパラメータを入力する必要があります。
ボード	• プロジェクトの初期調査では、デフォルト設定を使用できます。 ボード タブ。 • 高度な設計検証と正確なタイミング クロージャを実現するには、ボード シミュレーションを実行して、正確な符号間干渉 (ISI)/クロストークおよびボードとパッケージのスキュー情報を取得し、それを ボード タブ。
コントローラ	メモリ コントローラーの目的の構成と動作に従ってコントローラー パラメーターを設定します。
診断	でパラメーターを使用できます。 診断 タブを使用して、メモリ インターフェイスのテストとデバッグを支援します。
Exampルデザイン	の Exampルデザイン タブでデザインexを生成できますamp合成およびシミュレーション用のファイル。 生成されたデザイン example は、EMIF IP と、ランダム トラフィックを生成してメモリ インターフェイスを検証するドライバーで構成される完全な EMIF システムです。

個々のパラメーターの詳細については、インテル Stratix 10 外部メモリー・インターフェイス IP ユーザーガイドのメモリー・プロトコルの該当する章を参照してください。

合成可能な EMIF デザイン Ex の生成ample

インテル Stratix 10 開発キットの場合、インテル Stratix 10 EMIF IP 設定のほとんどをデフォルト値のままにしておくだけで十分です。 合成可能なデザイン ex を生成するにはamp次の手順に従います。

1. Diagnostics タブで、EMIF Debug Toolkit/On-Chip Debug Port および In-System-Sources-and-Probes を有効にして、利用可能なデバッグ機能へのアクセスを提供します。
2. 元でamp[Designs] タブで、[Synthesis] ボックスがオンになっていることを確認します。
3. EMIF IP を構成し、[Generate Ex] をクリックします。ampウィンドウの右上隅にあるデザイン。
4. EMIF デザイン ex のディレクトリを指定します。ampして、[OK] をクリックします。 EMIF 設計 ex の生成の成功ample は以下を作成します fileqii ディレクトリ以下に設定します。

図 3. 生成された合成可能なデザイン Example File 構造

注: [Simulation] または [Synthesis] チェックボックスを選択しない場合、宛先ディレクトリには Platform Designer デザインが含まれます。 fileインテル Quartus Prime ソフトウェアで直接コンパイルすることはできませんが、 viewPlatform Designer の下で編集または編集されます。 この状況では、次のコマンドを実行して合成とシミュレーションを生成できます。 file セットします。

• コンパイル可能なプロジェクトを作成するには、宛先ディレクトリで quartus_sh -t make_qii_design.tcl スクリプトを実行する必要があります。
• シミュレーション プロジェクトを作成するには、宛先ディレクトリで quartus_sh -t make_sim_design.tcl スクリプトを実行する必要があります。

関連情報

• 合成エクスamp19 ページのデザイン
• DDR10 の インテル Stratix 3 EMIF IP パラメーターの説明
• DDR10 の インテル Stratix 4 EMIF IP パラメーターの説明
• QDRII/II+/Xtreme の インテル Stratix 10 EMIF IP パラメーターの説明
• QDR-IV の インテル Stratix 10 EMIF IP パラメーターの説明
• RLDRAM 10 の インテル Stratix 3 EMIF IP パラメーターの説明

EMIF 設計例の生成ampシミュレーション用ファイル
インテル Stratix 10 開発キットの場合、インテル Stratix 10 EMIF IP 設定のほとんどをデフォルト値のままにしておくだけで十分です。 デザインexを生成するにはampルのための
シミュレーションするには、次の手順に従います。

1. [診断] タブでは、次の XNUMX つのキャリブレーション モードから選択できます: [スキップ キャリブレーション] と [フル キャリブレーション]。 (これらのモードの詳細については、この章で後述する「シミュレーションとハードウェアの実装」を参照してください。) シミュレーション時間を短縮するには、高速シミュレーション用に抽象 PHY を選択します。
2. 元でamp[設計] タブで、[シミュレーション] ボックスがオンになっていることを確認します。 また、必要なシミュレーション HDL 形式 (Verilog または VHDL) を選択します。
3. EMIF IP を構成し、[Generate Ex] をクリックします。ampウィンドウの右上隅にあるデザイン。
4. EMIF デザイン ex のディレクトリを指定します。ampして、[OK] をクリックします。

EMIF 設計 ex の生成の成功ample は複数を作成します file sim/ed_sim ディレクトリの下にある、サポートされているさまざまなシミュレーターのセット。

図 4. 生成されたシミュレーション デザイン例ample File 構造

注記： Simulation または Synthesis チェックボックスを選択しない場合、宛先ディレクトリには Platform Designer デザインが含まれます。 fileインテル Quartus Prime ソフトウェアで直接コンパイルすることはできませんが、 viewPlatform Designer の下で編集または編集されます。 この状況では、次のコマンドを実行して合成とシミュレーションを生成できます。 file セットします。

• コンパイル可能なプロジェクトを作成するには、宛先ディレクトリで quartus_sh -t make_qii_design.tcl スクリプトを実行する必要があります。
• シミュレーション プロジェクトを作成するには、宛先ディレクトリで quartus_sh -t make_sim_design.tcl スクリプトを実行する必要があります。

関連情報
• シミュレーション Exampル・デザイン・オン
• インテル Stratix 10 EMIF IP – メモリ IP のシミュレーション
• でのシミュレーションとハードウェアの実装

シミュレーションとハードウェアの実装
外部メモリ インターフェイス シミュレーションの場合、IP 生成中に [Diagnostics] タブでスキップ キャリブレーションまたはフル キャリブレーションを選択できます。
EMIFシミュレーションモデル
この表は、スキップ キャリブレーション モデルとフル キャリブレーション モデルの特性を比較したものです。

表 2. EMIF シミュレーション モデル: スキップ キャリブレーションとフル キャリブレーション

キャリブレーションをスキップ	フルキャリブレーション
ユーザー ロジックに焦点を当てたシステム レベルのシミュレーション。	キャリブレーションに重点を置いたメモリ インターフェイス シミュレーション。
キャリブレーションの詳細はキャプチャされません。	すべての をキャプチャしますtagキャリブレーションのES。
データを保存および取得する機能があります。	レベリング、ビットごとのデスキューなどが含まれます。
正確な効率を表します。
基板スキューを考慮していません。

RTL シミュレーションとハードウェア インプリメンテーション

この表は、EMIF シミュレーションとハードウェア実装の主な違いを示しています。

表 3. EMIF RTL シミュレーションとハードウェア実装

RTL シミュレーション	ハードウェアの実装
Nios® の初期化とキャリブレーション コードは並行して実行されます。	Nios の初期化とキャリブレーション コードが順次実行されます。
インターフェイスは、シミュレーションで同時に cal_done 信号をアサートします。	フィッター操作はキャリブレーションの順序を決定し、インターフェイスは同時に cal_done をアサートしません。

デザインのアプリケーションのトラフィック パターンに基づいて RTL シミュレーションを実行する必要があります。 RTL シミュレーションは PCB トレース遅延をモデル化しないため、RTL シミュレーションとハードウェア インプリメンテーションの間でレイテンシに不一致が生じる可能性があることに注意してください。

ModelSim を使用した外部メモリ インターフェイス IP のシミュレーション

この手順では、EMIF デザイン ex をシミュレートする方法を示します。ampル。

1. Mentor Graphics* ModelSim ソフトウェアを起動し、 File ➤ ディレクトリを変更します。 生成されたデザイン ex 内の sim/ed_sim/mentor ディレクトリに移動します。ampルフォルダ。
2. 画面の下部に [トランスクリプト] ウィンドウが表示されていることを確認します。 [トランスクリプト] ウィンドウが表示されていない場合は、 View ➤ 写し。
3. Transcript ウィンドウで、source msim_setup.tcl を実行します。
4. ソース msim_setup.tcl の実行が終了したら、[Transcript] ウィンドウで ld_debug を実行します。
5. ld_debug の実行が終了したら、[オブジェクト] ウィンドウが表示されることを確認します。 [オブジェクト] ウィンドウが表示されていない場合は、 をクリックして表示します。 View ➤ オブジェクト。
6. [オブジェクト] ウィンドウで、シミュレートする信号を右クリックして [波形の追加] を選択します。
7. シミュレーション用の信号の選択が終了したら、VTranscript ウィンドウで run -all を実行します。 シミュレーションは完了するまで実行されます。
8. シミュレーションが表示されていない場合は、 View ➤ウェーブ。

関連情報
インテル Stratix 10 EMIF IP – メモリー IP のシミュレーション

インテル Stratix 10 EMIF IP のピン配置

このトピックでは、ピン配置のガイドラインを示します。

以上view

インテル Stratix 10 FPGA の構造は次のとおりです。

• 各デバイスには、2 ～ 3 個の I/O 列が含まれています。
• 各 I/O 列には、最大 12 個の I/O バンクが含まれます。
• 各 I/O バンクには 4 つのレーンがあります。
• 各レーンには、12 個の汎用 I/O (GPIO) ピンが含まれています。

一般的なピンのガイドライン
次のポイントは、一般的なピンのガイドラインです。

• 特定の外部メモリ インターフェイスのピンが XNUMX つの I/O 列内にあることを確認します。
• 複数のバンクにまたがるインターフェイスは、次の要件を満たす必要があります。
  • バンクは互いに隣接している必要があります。 隣接するバンクについては、Intel Stratix 10 External Memory Interfaces IP User Guide を参照してください。
  • アドレスおよびコマンド バンクは、レイテンシを最小限に抑えるために中央のバンクに配置する必要があります。 メモリ インターフェイスが偶数のバンクを使用する場合、アドレスおよびコマンド バンクは XNUMX つの中央バンクのいずれかに存在する可能性があります。
• 未使用端子は汎用入出力端子として使用できます。
• すべてのアドレスとコマンド、および関連するピンは、XNUMX つのバンク内に配置する必要があります。
• アドレス、コマンド、およびデータ ピンは、次の条件下でバンクを共有できます。
  • アドレス、コマンド、およびデータ ピンは、I/O レーンを共有できません。
  • データ ピンには、アドレスおよびコマンド バンク内の未使用の I/O レーンのみを使用できます。

表 4. 一般的なピンの制約

信号タイプ	制約
データストロボ	DQ グループに属するすべての信号は、同じ I/O レーンに存在する必要があります。
データ	関連する DQ ピンは、同じ I/O レーンに存在する必要があります。 双方向データ ラインをサポートしないプロトコルの場合、読み取り信号は書き込み信号とは別にグループ化する必要があります。
アドレスとコマンド	アドレス ピンとコマンド ピンは、I/O バンク内の定義済みの場所に配置する必要があります。

隣接するバンク

バンクが隣接していると見なされるには、それらは同じ I/O 列に存在する必要があります。 /O
ユーザーガイド。

Stratix 10 General Purpose I/O User Guide の表を参照する場合、「-」記号が存在しない限り、示されているすべてのバンクが隣接していると想定しても安全です。 「 – 」記号は、銀行がパッケージに対して保税されていないことを示します。
ピン割り当て

すべての EMIF I/O ピンの位置を決定するには、デバイスのピン テーブルを参照する必要があります。 ピン テーブルを参照すると、バンク番号、I/O バンク インデックス、およびピン名が提供されます。 アドレスおよびコマンド ピンのピン インデックスは、Intel FPGA にある Stratix 10 スキーム テーブルで見つけることができます。 webサイト。 ピンの割り当ては、さまざまな方法で実行できます。 推奨されるアプローチは、一部のインターフェイス信号を手動で制約し、 インテル Quartus Prime Fitter に残りを処理させることです。 この方法では、ピン テーブルを調べて、インターフェイス ピンの一部の正当な位置を見つけ、.qsf を介してそれらを割り当てます。 file EMIF 設計 ex で生成されるampル。 この I/O 配置方法では、次の信号を制約する必要があります。

• CK0
• グループごとに XNUMX つの DQS ピン
• PLL基準クロック
• RZQ

上記の制約に基づいて、 インテル Quartus Prime Fitter は必要に応じて各レーン内でピンをローテーションします。 次の図は、例を示していますamp次の選択による DDR3 x72 インターフェイスのピン割り当てのファイル:

• アドレスおよびコマンド ピンはバンク 2M に配置され、3 レーンが必要です。
  • CK0 は、バンク 8M のピン 2 に制限されています。
  • PLL 基準クロック ピンは、バンク 24M のピン 25 および 2 に制約されます。
  • RZQ は、バンク 26M のピン 2 に制限されています。
• データはバンク 2N、2M、および 2L に配置され、9 レーンが必要です。
  • DQS グループ 1 ～ 4 はバンク 2N に配置されます。
  • DQS グループ 0 はバンク 2M に配置されます。
  • DQS グループ 5 ～ 8 はバンク 2L に配置されます。

図 5. ピン割り当て Exampファイル: DDR3 x73 インターフェイス

この例ampたとえば、CK0 をバンク 8M のピン 2 に制限するには、次の行を .qsf ファイルに追加します。 file、適切なピン テーブルに基づいて:

上記のピン割り当ての形式は、すべてのピンに適用できます。

関連情報

• インテル Stratix 10 デバイスのモジュラー I/O バンク
• インテル Stratix 10 EMIF IP DDR3
• DDR10 向けインテル Stratix 4 EMIF IP
• QDRII/II+/Xtreme 向けインテル Stratix 10 EMIF IP
• QDR-IV 向けインテル Stratix 10 EMIF IP
• RLDRAM 10 向けインテル Stratix 3 EMIF IP

インテル Stratix 10 EMIF デザイン例のコンパイルとプログラミングample

.qsf で必要なピン割り当てを行った後 file、設計exをコンパイルできますampインテル Quartus Prime ソフトウェアのファイル。

1. デザイン ex を含む インテル Quartus Prime フォルダーに移動します。ampルディレクトリ。
2. インテル Quartus Prime プロジェクトを開く file、(.qpf)。
3. コンパイルを開始するには、処理 ➤ コンパイルの開始をクリックします。 コンパイルが正常に完了すると、.sof が生成されます。 fileこれにより、デザインをハードウェアで実行できるようになります。
4. コンパイルされたデザインでデバイスをプログラムするには、Tools ➤ Programmer をクリックしてプログラマーを開きます。
5. プログラマーで、Auto Detect をクリックして、サポートされているデバイスを検出します。
6. インテル Stratix 10 デバイスを選択し、[変更] を選択します。 File.
7. 生成された ed_synth.sof に移動します file [開く]を選択します。
8. Start をクリックして、 インテル Stratix 10 デバイスのプログラミングを開始します。 デバイスが正常にプログラムされると、ウィンドウの右上にある進行状況バーに 100% (成功) が表示されます。

インテル Stratix 10 EMIF デザイン Ex のデバッグample
EMIF Debug Toolkit は、外部メモリ インターフェイス デザインのデバッグを支援するために利用できます。 このツールキットを使用すると、読み取りマージンと書き込みマージンを表示し、アイ ダイアグラムを生成できます。 インテル Stratix 10 開発キットをプログラムした後、EMIF Debug Toolkit を使用してその動作を検証できます。

1. EMIF Debug Toolkit を起動するには、Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit に移動します。
2. [接続の初期化] をクリックします。
3. [プロジェクトをデバイスにリンク] をクリックします。 ウィンドウが表示されます。 正しいデバイスが選択されていること、および正しい.sofが選択されていることを確認してください file が選択されます。
4. [メモリ インターフェイス接続の作成] をクリックします。 [OK] をクリックしてデフォルト設定を受け入れます。

インテル Stratix 10 開発キットは、EMIF Debug Toolkit で機能するようにセットアップされました。対応するオプションをダブルクリックすることで、次のいずれかのレポートを生成できます。

• キャリブレーションを再実行します。 DQ/DQS グループごとのキャリブレーション ステータスと各 DQ/DQS ピンのマージンをまとめたキャリブレーション レポートを生成します。
• ドライバーマージン。 I/O ピンごとの読み取りおよび書き込みマージンをまとめたレポートを生成します。 これは、ドライバーのマージニングがキャリブレーション中ではなくユーザー モード トラフィック中にキャプチャされるため、キャリブレーション マージニングとは異なります。
• アイ ダイアグラムを生成します。 キャリブレーション データ パターンに基づいて、各 DQ ピンの読み取りおよび書き込みアイ ダイアグラムを生成します。
• 終了を調整します。 さまざまな終端値をスイープし、各終端値が提供するマージンを報告します。 この機能を使用すると、メモリ インターフェイスに最適な終端を選択できます。

関連情報
インテル Stratix 10 EMIF IP デバッグ

設計例amp外部メモリー・インターフェイス インテル Stratix 10 FPGA IP の説明

EMIF IP をパラメーター化して生成するときに、システムがシミュレーションおよび合成用のディレクトリを作成するように指定できます。 file を設定し、 file 自動的に設定します。 Ex で Simulation または Synthesis を選択した場合ampルデザイン FileExのample Designs タブで、システムは完全なシミュレーションを作成します file セットまたは完全な合成 file 選択に従って設定します。

合成エクスampルデザイン

合成元ampファイル design には、次の図に示す主要なブロックが含まれています。

• 合成可能な Avalon®-MM ex であるトラフィック ジェネレーターampパラメータ化された数のアドレスへの読み取りと書き込みの疑似ランダム パターンを実装するファイル ドライバ。 また、トラフィック ジェネレーターは、メモリから読み取ったデータを監視して、書き込まれたデータと一致することを確認し、そうでない場合はエラーをアサートします。
• 以下を含むメモリ インターフェイスのインスタンス。
  • Avalon-MM インターフェイスと AFI インターフェイスの間を調整するメモリ コントローラー。
  • PHY は、メモリ コントローラと外部メモリ デバイス間のインターフェイスとして機能し、読み取りおよび書き込み操作を実行します。

図 6. 合成 Exampルデザイン

ピンポン PHY 機能を使用している場合、合成 exampファイル デザインには、次の図に示すように、XNUMX つの独立したコントローラーと共通の PHY を介して XNUMX つの独立したメモリ デバイスにコマンドを発行する XNUMX つのトラフィック ジェネレーターが含まれています。

図 7. 合成 Exampピンポン PHY のデザイン

RLDRAM 3 を使用している場合、合成 ex のトラフィック ジェネレーターampファイル デザインは、次の図に示すように、AFI を使用して PHY と直接通信します。

図 8. 合成 ExampRLDRAM 3 インターフェイスのデザイン

注記: PLL 共有モード、DLL 共有モード、または OCT 共有モード パラメーターの XNUMX つ以上が [共有なし] 以外の値に設定されている場合、合成 exampファイル デザインには、XNUMX つのトラフィック ジェネレーター/メモリ インターフェイス インスタンスが含まれます。 XNUMX つのトラフィック ジェネレーター/メモリ インターフェイス インスタンスは、パラメーター設定で定義された共有 PLL/DLL/OCT 接続によってのみ関連付けられます。 トラフィック ジェネレーター/メモリ インターフェイス インスタンスは、独自のデザインでこのような接続を行う方法を示しています。
注記： インテル Quartus Prime スタンダード・エディションのユーザーガイドで説明されているサードパーティ合成フロー: サードパーティ合成は、EMIF IP でサポートされているフローではありません。
関連情報
合成可能な EMIF デザイン Ex の生成ampル・オン

シミュレーション例ampルデザイン
シミュレーション元ampファイル design には、次の図に示す主要なブロックが含まれています。

• 合成exのインスタンスampルデザイン。 前のセクションで説明したように、合成 exampファイル デザインには、トラフィック ジェネレーターとメモリ インターフェイスのインスタンスが含まれています。 これらのブロックは、ラピッド シミュレーションに適した抽象シミュレーション モデルに既定で設定されます。
• メモリ プロトコル仕様に準拠する汎用モデルとして機能するメモリ モデル。 多くの場合、メモリ ベンダーは、ベンダーからダウンロードできる特定のメモリ コンポーネントのシミュレーション モデルを提供しています。 webサイト。
• 外部メモリ インターフェイス IP およびトラフィック ジェネレーターからのステータス信号を監視して、全体的な合格または不合格の状態を通知するステータス チェッカー。

図 9. シミュレーション例ampルデザイン

Ping Pong PHY 機能を使用している場合、シミュレーション exampファイル デザインには、次の図に示すように、XNUMX つの独立したコントローラーと共通の PHY を介して XNUMX つの独立したメモリ デバイスにコマンドを発行する XNUMX つのトラフィック ジェネレーターが含まれています。

図 10. シミュレーション例ampピンポン PHY のデザイン

RLDRAM 3 を使用している場合、シミュレーション ex のトラフィック ジェネレーターampファイル デザインは、次の図に示すように、AFI を使用して PHY と直接通信します。

図 11. シミュレーション例ampRLDRAM 3 インターフェイスのデザイン

関連情報
EMIF 設計例の生成ampシミュレーション用ファイル

Example Designs インターフェイス タブ
パラメータエディタにはExが含まれていますampex をパラメータ化して生成できる le Designs タブampル・デザインズ.l
利用可能な例ample Designs セクション
[デザインの選択] プルダウンを使用すると、目的の ex を選択できますampルデザイン。 現在、EMIF Examp選択できるのは le Design のみで、デフォルトで選択されています。

外部メモリー・インターフェイス インテル Stratix 10 FPGA IP デザイン例のドキュメント改訂履歴ampユーザーガイド

ドキュメントバージョン	インテル Quartus Prime バージョン	変更点
2021.03.29	21.1	• の中に Example Design クイック スタート 章で、NCSim* シミュレーターへの参照を削除しました。
2018.09.24	18.1	• の図を更新 合成可能な EMIF デザイン Ex の生成ample そして EMIF 設計例の生成ampシミュレーション用ファイル トピック。
2018.05.07	18.0	• ドキュメントのタイトルを インテル Stratix 10 外部メモリー・インターフェイス IP デザイン例ampユーザーガイド に 外部メモリー・インターフェイス インテル Stratix 10 FPGA IP デザイン例ampユーザーガイド. • の箇条書きを修正 以上view のセクション インテル Stratix 10 EMIF IP のピン配置 トピック。

日付	バージョン	変更点
2017年XNUMX月	2017.11.06	初回リリース。

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ドキュメント / リソース

intel 外部メモリー・インターフェイス インテル Stratix 10 FPGA IP デザイン例ample [pdf] ユーザーガイド 外部メモリー・インターフェイス インテル Stratix 10 FPGA IP デザイン例ampファイル、外部、メモリー・インターフェイス インテル Stratix 10 FPGA IP デザイン例ampファイル、 インテル Stratix 10 FPGA IP デザイン例ampル、10 FPGA IP 設計例ample

参考文献

• ユーザーマニュアル