FPGA IP
Hönnun Example Notendahandbók
F-Tile 25G Ethernet Intel®
Uppfært fyrir Intel® Quartus®
Prime Design Suite: 22.3
IP útgáfa: 1.0.0

Flýtileiðarvísir

F-tile 25G Ethernet Intel FPGA IP fyrir Intel Agilex™ tæki veitir möguleika á að búa til hönnun td.amples fyrir valdar stillingar.
Mynd 1. Hönnun Example Notkun

Uppbygging skráa

Mynd 2. 25G Ethernet Intel FPGA IP Design Example Directory Uppbygging

• Uppgerðin files (prófunarbekkur eingöngu fyrir uppgerð) eru staðsettir íample_dir>/example_prófbekkur.
• Hönnunin sem eingöngu er safnað saman, tdample er staðsett íample_dir>/ compilation_test_design.
• Vélbúnaðarstillingar og prófun files (hönnunin tdample in hardware) eru staðsett íample_dir>/hardware_test_design.

Tafla 1. Skrá og File Lýsingar

File Nöfn	Lýsing
eth_ex_25g.qpf	Intel Quartus® Prime verkefni file.
eth_ex_25g.qsf	Intel Quartus Prime verkefnastillingar file.
eth_ex_25g.sdc	Synopsys hönnunartakmarkanir file. Þú getur afritað og breytt þessu file fyrir þína eigin 25GbE Intel FPGA IP kjarna hönnun.
eth_ex_25g.v	Verilog HDL hönnun á hæsta stigi tdample file. Einrásar hönnun notar Verilog file.
algengt/	Vélbúnaðarhönnun tdample stuðningur files.
hwtest/main.tcl	Aðal file til að fá aðgang að System Console.

Búa til Hönnun Example

Mynd 4. ExampHönnunarflipi í F-tile 25G Ethernet Intel FPGA IP Parameter Editor

Fylgdu þessum skrefum til að búa til vélbúnaðarhönnunina tdample og prufubekkur:

1. Í Intel Quartus Prime Pro Edition, smelltu File ➤ New Project Wizard til að búa til nýtt Quartus Prime verkefni, eða File ➤ Opið verkefni til að opna fyrirliggjandi Quartus Prime verkefni. Töframaðurinn biður þig um að tilgreina tæki.
2. Í IP vörulistanum skaltu finna og velja 25G Ethernet Intel FPGA IP fyrir Agilex. Nýtt IP afbrigði glugginn birtist.
3. Tilgreindu heiti á efsta stigi fyrir IP-afbrigðið þitt og smelltu á OK. Færibreytirtillinn bætir við efstu .ip file yfir í núverandi verkefni sjálfkrafa. Ef þú ert beðinn um að bæta við .ip file við verkefnið, smelltu á Verkefni ➤ Bæta við/fjarlægja Files í Project til að bæta við file.
4. Í Intel Quartus Prime Pro Edition hugbúnaðinum verður þú að velja tiltekið Intel Agilex tæki í reitnum Tæki, eða halda sjálfgefna tækinu sem Intel Quartus Prime hugbúnaðurinn býður upp á.
   Athugið: Vélbúnaðarhönnun tdample skrifar yfir valið með tækinu á markborðinu. Þú tilgreinir markborðið í valmynd hönnunar tdample valkostir í Example Hönnun flipinn.
5. Smelltu á OK. Færibreytirtillinn birtist.
6. Á IP flipanum skaltu tilgreina færibreytur fyrir IP kjarnaafbrigðið þitt.
7. Á fyrrvample Hönnun flipinn, til dæmisample Hönnun Files, veldu Simulation valkostinn til að búa til prófunarbekkinn og veldu Synthesis valkostinn til að búa til vélbúnaðarhönnunina td.ample. Aðeins Verilog HDL files eru mynduð.
   Athugið: Virkur VHDL IP kjarni er ekki í boði. Tilgreindu aðeins Verilog HDL fyrir IP kjarnahönnun þína, tdample.
8. Fyrir Target Development Kit, veldu Agilex I-series Transceiver-SoC Dev Kit
9. Smelltu á Búa til Example Hönnunarhnappur. Valið ExampLe Design Directory gluggi birtist.
10. Ef þú vilt breyta hönnuninni tdampmöppuslóð eða nafn frá sjálfgefnum stillingum sem sýndar eru (alt_e25_f_0_example_design), flettu að nýju leiðinni og sláðu inn nýju hönnunina tdampnafn möppu (ample_dir>).
11. Smelltu á OK.

1.2.1. Hönnun Example færibreytur
Tafla 2. Færibreytur í Example Design Tab

Parameter	Lýsing
Example Hönnun	Fæst tdample hönnun fyrir IP færibreytur stillingar. Aðeins einrás tdample hönnun er studd fyrir þessa IP.
Example Hönnun Files	The files að búa til fyrir mismunandi þróunarstig. • Hermun — býr til það sem þarf files til að líkja eftir fyrrverandiamphönnun. • Synthesis — býr til samruna files. Notaðu þessar files að setja saman hönnunina í Intel Quartus Prime Pro Edition hugbúnaðinum fyrir vélbúnaðarprófanir og framkvæma kyrrstæða tímagreiningu.
Mynda File Snið	Snið RTL files fyrir uppgerð—Verilog.
Veldu stjórn	Styður vélbúnaður fyrir hönnunarútfærslu. Þegar þú velur Intel FPGA þróunarborð skaltu nota tæki AGIB027R31B1E2VRO sem marktæki fyrir hönnun td.ample kynslóðin. Agilex I-series Transceiver-SoC Dev Kit: Þessi valkostur gerir þér kleift að prófa hönnunina tdample á völdum Intel FPGA IP þróunarbúnaði. Þessi valkostur velur sjálfkrafa marktæki AGIB027R31B1E2VRO. Ef endurskoðun borðsins þíns hefur aðra tækjaeinkunn geturðu breytt marktækinu. Engin: Þessi valkostur útilokar vélbúnaðarþætti fyrir hönnunina tdample.

1.3. Búa til flísar Files

Support-Logic Generation er formyndunarskref notað til að búa til flísartengd fileer krafist fyrir uppgerð og vélbúnaðarhönnun. Flísakynslóðin er nauðsynleg fyrir alla
F-flísar byggðar hönnunarlíkingar. Þú verður að ljúka þessu skrefi fyrir uppgerðina.

1. Á skipanalínunni skaltu fletta í compilation_test_design möppuna í fyrrverandi þinniamphönnun: geisladiskur /samsetningarpróf_hönnun.
2. Keyrðu eftirfarandi skipun: quartus_tlg alt_eth_25g

1.4. Hermir eftir F-tile 25G Ethernet Intel FPGA IP hönnun 
Exampprófbekkur
Þú getur sett saman og líkt eftir hönnuninni með því að keyra uppgerð skriftu frá skipanalínunni.

1. Í skipanalínunni skaltu breyta prófunarbekknum sem líkir eftir vinnuskrá: cdample_dir>/ex_25g/sim.
2. Keyra IP uppsetningarhermun:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tafla 3. Skref til að líkja eftir prófunarbekknum

Hermir	Leiðbeiningar
VCS*	Í skipanalínunni skaltu slá inn sh run_vcs.sh
QuestaSim*	Í skipanalínunni skaltu slá inn vsim -do run_vsim.do -logfile vsim.log Ef þú vilt frekar herma án þess að koma upp QuestaSim GUI skaltu slá inn vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	Í skipanalínunni skaltu slá inn sh run_xcelium.sh

Vel heppnuð uppgerð endar með eftirfarandi skilaboðum:
Uppgerð staðist. eða Prófbekkur lokið.
Eftir farsælan árangur geturðu greint niðurstöðurnar.
1.5. Að setja saman og stilla hönnun Example í Vélbúnaði
25G Ethernet Intel FPGA IP kjarnabreyturitillinn gerir þér kleift að setja saman og stilla hönnunina tdample á markþróunarsetti.

Til að setja saman og stilla hönnun tdample á vélbúnaði skaltu fylgja þessum skrefum:

1. Ræstu hugbúnaðinn Intel Quartus Prime Pro Edition og veldu Processing ➤ Start Compilation til að setja saman hönnunina.
2. Eftir að þú býrð til SRAM hlut file .sof, fylgdu þessum skrefum til að forrita vélbúnaðarhönnunina tdample á Intel Agilex tækinu:
   a. Í Verkfæri valmyndinni, smelltu á Forritari.
   b. Í Forritaranum, smelltu á Vélbúnaðaruppsetning.
   c. Veldu forritunartæki.
   d. Veldu og bættu Intel Agilex borðinu við Intel Quartus Prime Pro Edition setu þína.
   e. Gakktu úr skugga um að Mode sé stillt á JTAG.
   f. Veldu Intel Agilex tækið og smelltu á Bæta við tæki. Forritarinn birtist
   blokkarmynd af tengingum milli tækjanna á borðinu þínu.
   g. Í röðinni með .sof þitt skaltu haka í reitinn fyrir .sof.
   h. Hakaðu í reitinn í Forrita/stillinga dálknum.
   i. Smelltu á Start.

1.6. Prófaðu F-tile 25G Ethernet Intel FPGA IP Vélbúnaðarhönnun Example
Eftir að þú hefur sett saman F-tile 25G Ethernet Intel FPGA IP kjarnahönnun tdample og stilla það á Intel Agilex tækinu þínu, geturðu notað kerfisborðið til að forrita IP kjarnann.
Til að kveikja á System Console og prófa vélbúnaðarhönnunina tdample, fylgdu þessum skrefum:

1. Í Intel Quartus Prime Pro Edition hugbúnaðinum skaltu velja Tools ➤ System
   Villuleitarverkfæri ➤ Kerfisborð til að ræsa kerfisborðið.
2. Í Tcl Console glugganum skaltu slá inn cd hwtest til að breyta möppunni í / hardware_test_design/hwtest.
3. Sláðu inn source main.tcl til að opna tengingu við JTAG húsbóndi.

Fylgdu prófunarferlinu í hlutanum Vélbúnaðarprófun í hönnuninni, tdample og athugaðu prófunarniðurstöðurnar í System Console.

F-flísar 25G Ethernet hönnun Example fyrir Intel Agilex tæki

F-tile 25G Ethernet hönnun tdample sýnir Ethernet lausn fyrir Intel Agilex tæki sem nota 25G Ethernet Intel FPGA IP kjarna.
Búðu til hönnunina tdample frá fyrrvample Hönnunarflipi 25G Ethernet Intel FPGA IP breytu ritstjórans. Þú getur líka valið að búa til hönnunina með eða án
Reed-Solomon Forward Error Correction (RS-FEC) eiginleikinn.
2.1. Eiginleikar

• Styður eina Ethernet rás sem starfar á 25G.
• Myndar hönnun tdample með RS-FEC eiginleika.
• Býður upp á prófunarbekk og uppgerð handrit.
• Staðfestir F-Tile Reference og System PLL klukkur Intel FPGA IP byggt á IP stillingum.

2.2. Kröfur um vélbúnað og hugbúnað
Intel notar eftirfarandi vélbúnað og hugbúnað til að prófa hönnunina tdample í Linux kerfi:

• Intel Quartus Prime Pro Edition hugbúnaður.
• Siemens* EDA QuestaSim, Synopsys* VCS og Cadence Xcelium hermir.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) fyrir vélbúnaðarprófanir.

2.3. Virknilýsing
F-tile 25G Ethernet hönnun tdample samanstendur af MAC + PCS + PMA kjarna afbrigði. Eftirfarandi blokkarmyndir sýna hönnunaríhlutina og efstu merki MAC+PCS+PMA kjarnaafbrigðisins í F-tile 25G Ethernet hönnuninni, td.ample.
Mynd 5. Bálkamynd—F-flísar 25G Ethernet hönnun Example (MAC+PCS+PMA kjarnaafbrigði)

2.3.1. Hönnunarhlutar
Tafla 4. Hönnunarhlutar

Hluti	Lýsing
F-flísar 25G Ethernet Intel FPGA IP	Samanstendur af MAC, PCS og Transceiver PHY, með eftirfarandi uppsetningu: • Kjarnaafbrigði: MAC+PCS+PMA • Virkja flæðistýringu: Valfrjálst • Virkja tengivillumyndun: Valfrjálst • Virkja formálsflutning: Valfrjálst • Virkja tölfræðisöfnun: Valfrjálst • Virkja MAC tölfræðiteljara: Valfrjálst • Viðmiðunarklukkutíðni: 156.25 Fyrir hönnunina tdampLe með RS-FEC eiginleikanum er eftirfarandi viðbótarfæribreyta stillt: • Virkjaðu RS-FEC: Valfrjálst
F-Tile Reference og System PLL klukkur Intel FPGA IP	F-Tile Reference og System PLL klukkur Intel FPGA IP færibreytur ritstjóra stillingar samræmast kröfum F-tile 25G Ethernet Intel FPGA IP. Ef þú býrð til hönnunina tdample að nota Búðu til Example Hönnun hnappinn í IP færibreytur ritlinum, IP stöðva sjálfkrafa. Ef þú býrð til þína eigin hönnun tdample, þú verður að staðfesta þetta IP handvirkt og tengja öll I/O tengi. Fyrir upplýsingar um þessa IP, sjá F-Tile Architecture og PMA og FEC Direct PHY IP notendahandbók.
Viðskiptavinur rökfræði	Samanstendur af: • Umferðarrafall, sem býr til sprengipakka til 25G Ethernet Intel FPGA IP kjarna fyrir sendingu. • Umferðarskjár, sem fylgist með sprengupökkum sem koma frá 25G Ethernet Intel FPGA IP kjarna.
Heimild og rannsaka	Uppruna- og rannsakamerki, þar á meðal inntaksmerki fyrir endurstillingu kerfis, sem þú getur notað til að kemba.

Tengdar upplýsingar
F-Tile Architecture og PMA og FEC Direct PHY IP notendahandbók

Uppgerð

Prófbekkurinn sendir umferð í gegnum IP kjarnann, æfir sendingarhlið og móttökuhlið IP kjarnans.
2.4.1. Prófbekkur
Mynd 6. Bálkamynd af F-flísum 25G Ethernet Intel FPGA IP hönnun Example Simulation Testbekkur

Tafla 5. Prófbekkur íhlutir

Hluti	Lýsing
Tæki í prófun (DUT)	25G Ethernet Intel FPGA IP kjarna.
Ethernet Packet Generator og Packet Monitor	• Pakkarafall býr til ramma og sendir til DUT. • Packet Monitor fylgist með TX og RX gagnaslóðum og sýnir ramma í hermi stjórnborðinu.
F-Tile Reference og System PLL klukkur Intel FPGA IP	Myndar senditæki og PLL viðmiðunarklukkur fyrir kerfi.

2.4.2. Simulation Design Example Íhlutir
Tafla 6. F-tile 25G Ethernet Hönnun Exampprófbekkur File Lýsingar

File Nafn	Lýsing
Prófbekkur og uppgerð Files
basic_avl_tb_top.v	Prófbekkur á hæsta stigi file. Prófbekkurinn sýnir DUT, framkvæmir Avalon® minniskortaða stillingu á hönnunaríhlutum og viðskiptavinarökfræði og sendir og tekur á móti pakka til eða frá 25G Ethernet Intel FPGA IP.
Testbench Scripts
áfram…

File Nafn	Lýsing
run_vsim.do	ModelSim handritið til að keyra prófunarbekkinn.
run_vcs.sh	Synopsys VCS handritið til að keyra prófunarbekkinn.
run_xcelium.sh	Cadence Xcelium handritið til að keyra prófunarbekkinn.

2.4.3. Prófunarmál
Hermiprófunartilvikið framkvæmir eftirfarandi aðgerðir:

1. Staðfestir F-tile 25G Ethernet Intel FPGA IP og F-Tile Reference og System PLL klukkur Intel FPGA IP.
2. Bíður eftir að RX klukka og PHY stöðumerki leysist.
3. Prentar PHY stöðu.
4. Sendir og tekur á móti 10 gildum gögnum.
5. Greinir niðurstöðurnar. Hinn árangursríki prófunarbekkur sýnir „Testbekkur lokið.“.

Eftirfarandi sampLe framleiðsla sýnir árangursríka uppgerð prufukeyrslu:

Samantekt

Fylgdu ferlinu í Samantekt og stillingu hönnunardæmisinsample í Vélbúnaði til að setja saman og stilla hönnunina tdample í völdum vélbúnaði.
Þú getur áætlað auðlindanýtingu og Fmax með því að nota aðeins samansafn hönnunarinnar tdample. Þú getur sett saman hönnunina þína með því að nota Start Compilation skipunina á
Vinnsluvalmynd í Intel Quartus Prime Pro Edition hugbúnaðinum. Vel heppnuð samantekt myndar samantektarskýrsluna.
Nánari upplýsingar er að finna í Hönnunarsamsetningu í notendahandbók Intel Quartus Prime Pro Edition.
Tengdar upplýsingar

• Að setja saman og stilla hönnun Example í Vélbúnaður á síðu 7
• Hönnunarsamsetning í Intel Quartus Prime Pro Edition notendahandbók

2.6. Vélbúnaðarprófun
Í vélbúnaðarhönnun tdample, þú getur forritað IP-kjarna í innri raðhleðsluham og búið til umferð á sendingarhliðinni sem fer aftur í gegnum móttökuhliðina.
Fylgdu málsmeðferðinni á tengdum upplýsingatengli sem fylgir til að prófa hönnunina tdample í völdum vélbúnaði.
Tengdar upplýsingar
Prófaðu F-tile 25G Ethernet Intel FPGA IP Vélbúnaðarhönnun Example á síðu 8
2.6.1. Prófunaraðferð
Fylgdu þessum skrefum til að prófa hönnunina tdample í vélbúnaði:

1. Áður en þú keyrir vélbúnaðarprófunina fyrir þessa hönnun tdample, þú verður að endurstilla kerfið:
   a. Smelltu á Tools ➤ In-System Sources & Probes Editor tool fyrir sjálfgefið Source og Probe GUI.
   b. Skiptu um endurstillingarmerki kerfisins (Heimild[3:0]) úr 7 í 8 til að beita endurstillingunum og skilaðu endurstillingarmerkinu aftur í 7 til að losa kerfið úr endurstillingarstöðu.
   c. Fylgstu með skynjarmerkjunum og vertu viss um að staðan sé gild.
2. Í kerfisborðinu, farðu í hwtest möppuna og keyrðu skipunina: source main.tcl til að velja JTAG húsbóndi. Sjálfgefið er að fyrsti JTAG meistari á JTAG keðja er valin. Til að velja JTAG master fyrir Intel Agilex tæki, keyrðu þessa skipun: set_jtag <number of appropriate JTAG meistari>. Fyrrverandiample: sett_jtag 1.
3. Keyrðu eftirfarandi skipanir í kerfisborðinu til að hefja serial loopback prófið:

Tafla 7. Skipunarfæribreytur

Parameter	Lýsing	Example Notkun
chkphy_status	Sýnir klukkutíðni og stöðu PHY læsingar.	% chkphy_status 0 # Athugaðu stöðu tengils 0
chkmac_stats	Sýnir gildin í MAC tölfræðiteljaranum.	% chkmac_stats 0 # Athugar Mac tölfræðiteljara á hlekk 0
hreinsa_allar_tölfræði	Hreinsar IP kjarna tölfræðiteljarana.	% clear_all_stats 0 # Hreinsar tölfræðiteljara af hlekk 0
byrjun_gen	Ræsir pakkaframleiðandann.	% start_gen 0 # Byrjaðu pakkaframleiðslu á hlekk 0
stöðva_gen	Stöðvar pakkaframleiðandann.	% stop_gen 0 # Stöðva pakkamyndun á hlekk 0
lykkja_á	Kveikir á innri serial loopback.	% loop_on 0 # Kveiktu á innri loopback á hlekk 0
lykkja_af	Slökkvið á innri raðhringrás.	% loop_off 0 # Slökktu á innri loopback á hlekk 0
reg_lestur	Skilar IP kjarna skráargildinu á .	% reg_read 0x402 # Lesið IP CSR skrá á heimilisfangi 402 á hlekk 0
reg_skrifa	Skrifar í IP kjarnaskrána á heimilisfangi .	% reg_write 0x401 0x1 # Skrifaðu 0x1 á IP CSR rispuskrá á heimilisfangi 401 á hlekk 0

a. Sláðu inn loop_on til að kveikja á innri serial loopback ham.
b. Sláðu inn chkphy_status til að athuga stöðu PHY. Staðan TXCLK, RXCLK og RX ætti að hafa sömu gildi sem sýnd eru hér að neðan fyrir stöðugan hlekk:

c. Sláðu inn clear_all_stats til að hreinsa TX og RX tölfræðiskrár.
d. Sláðu inn start_gen til að hefja pakkagerð.
e. Sláðu inn stop_gen til að stöðva pakkagerð.
f. Sláðu inn chkmac_stats til að lesa TX og RX tölfræðiteljarana. Gakktu úr skugga um að:
i. Sendu pakkarammar passa við mótteknu pakkaramma.
ii. Engir villurammar berast.
g. Sláðu inn loop_off til að slökkva á innri serial loopback.
Mynd 7. SampLe Test Output—TX og RX tölfræðiteljarar

Endurskoðunarsaga skjala fyrir F-tile 25G Ethernet FPGA IP hönnun Example Notendahandbók

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
2022.10.14	22.3	1.0.0	Upphafleg útgáfa.

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu. *Önnur nöfn og vörumerki geta verið eign annarra.
ISO
9001:2015
Skráður

Netútgáfa
Sendu athugasemdir
ID: 750200
Útgáfa: 2022.10.14

Skjöl / auðlindir

intel F-Tile 25G Ethernet FPGA IP Hönnun Example [pdfNotendahandbók F-Tile 25G Ethernet FPGA IP hönnun Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Heimildir

• Notendahandbók