Antarmuka Memori Eksternal Intel Stratix 10 FPGA IP Design Example
Desain Example Panduan Ringkas untuk Antarmuka Memori Eksternal IP Intel® Stratix® 10 FPGA
Antarmuka baru dan desain yang lebih otomatis, misample flow tersedia untuk antarmuka memori eksternal Intel® Stratix® 10. MantanampTab le Designs di editor parameter memungkinkan Anda untuk menentukan pembuatan sintesis dan simulasi file set yang dapat Anda gunakan untuk memvalidasi IP EMIF Anda. Anda dapat menghasilkan mantanampdesain file khusus untuk kit pengembangan Intel FPGA, atau untuk IP EMIF apa pun yang Anda hasilkan.
Gambar 1. Desain Umum Kelample Alur Kerja
Gambar 2. Menghasilkan EMIF Example Design Dengan Intel Stratix 10 Development Kit
Membuat Proyek EMIF
Untuk perangkat lunak Intel Quartus® Prime versi 17.1 dan yang lebih baru, Anda harus membuat proyek Intel Quartus Prime sebelum membuat IP EMIF dan desain exampsaya.
- Luncurkan perangkat lunak Intel Quartus Prime dan pilih File ➤ Wisaya Proyek Baru. Klik Berikutnya.
- Tentukan direktori dan nme untuk proyek yang ingin Anda buat. Klik Berikutnya.
- Verifikasi bahwa Proyek Kosong dipilih. Klik Berikutnya dua kali.
- Di bawah Filter nama, ketikkan nomor komponen perangkat.
- Di bawah Perangkat yang tersedia, pilih perangkat yang sesuai.
- Klik Selesai.
Menghasilkan dan Mengonfigurasi IP EMIF
Langkah-langkah berikut mengilustrasikan cara membuat dan mengonfigurasi IP EMIF. Langkah-langkah ini membuat antarmuka DDR4, tetapi langkah-langkahnya serupa untuk protokol lain.
- Di jendela IP Catalog, pilih Intel Stratix 10 External Memory Interfaces. (Jika jendela Katalog IP tidak terlihat, pilih View ➤ Utilitas Windows ➤ Katalog IP.)
- Di Editor Parameter IP, berikan nama entitas untuk IP EMIF (nama yang Anda berikan di sini menjadi file nama untuk IP) dan tentukan direktori. Klik Buat.
- Editor parameter memiliki banyak tab tempat Anda harus mengonfigurasi parameter untuk mencerminkan implementasi EMIF Anda:
Pedoman Editor Parameter Intel Stratix 10 EMIF
Tabel 1. Panduan Editor Parameter EMIF
| Tab Editor Parameter | Pedoman |
| Umum | Pastikan bahwa parameter berikut dimasukkan dengan benar:
• Nilai kecepatan perangkat. • Frekuensi jam memori. • Frekuensi jam referensi PLL. |
| Ingatan | • Lihat lembar data perangkat memori Anda untuk memasukkan parameter pada Ingatan tab.
• Anda juga harus memasukkan lokasi spesifik untuk pin ALERT#. (Hanya berlaku untuk protokol memori DDR4.) |
| Mem masukan/keluaran | • Untuk penyelidikan proyek awal, Anda dapat menggunakan pengaturan default di
Nona I/O tab. • Untuk validasi desain lanjutan, Anda harus melakukan simulasi papan untuk memperoleh pengaturan terminasi yang optimal. |
| Masukan/Keluaran FPGA | • Untuk penyelidikan proyek awal, Anda dapat menggunakan pengaturan default di
Masukan/Keluaran FPGA tab. • Untuk validasi desain lanjutan, Anda harus melakukan simulasi papan dengan model IBIS terkait untuk memilih standar I/O yang sesuai. |
| Waktu Mem | • Untuk penyelidikan proyek awal, Anda dapat menggunakan pengaturan default di
Waktu Mem tab. • Untuk validasi desain tingkat lanjut, Anda harus memasukkan parameter sesuai lembar data perangkat memori Anda. |
| Papan | • Untuk penyelidikan proyek awal, Anda dapat menggunakan pengaturan default di
Papan tab. • Untuk validasi desain tingkat lanjut dan penutupan waktu yang akurat, Anda harus melakukan simulasi papan untuk memperoleh intersymbol interference (ISI)/crosstalk dan informasi kemiringan papan dan paket yang akurat, dan memasukkannya di Papan tab. |
| Pengendali | Tetapkan parameter pengontrol sesuai dengan konfigurasi dan perilaku yang diinginkan untuk pengontrol memori Anda. |
| Diagnostik | Anda dapat menggunakan parameter pada Diagnostik tab untuk membantu menguji dan men-debug antarmuka memori Anda. |
| Example Desain | Itu Example Desain tab memungkinkan Anda menghasilkan ex desainampfile untuk sintesis dan untuk simulasi. Desain yang dihasilkan example adalah sistem EMIF lengkap yang terdiri dari IP EMIF dan driver yang menghasilkan lalu lintas acak untuk memvalidasi antarmuka memori. |
Untuk informasi detail tentang parameter individual, lihat bab yang sesuai untuk protokol memori Anda di Panduan Pengguna IP Antarmuka Memori Eksternal Intel Stratix 10.
Menghasilkan Desain EMIF yang Dapat Disintesis Example
Untuk kit pengembangan Intel Stratix 10, cukup membiarkan sebagian besar pengaturan IP Intel Stratix 10 EMIF pada nilai defaultnya. Untuk menghasilkan ex desain yang dapat disintesisample, ikuti langkah berikut:
- Pada tab Diagnostics, aktifkan EMIF Debug Toolkit/On-Chip Debug Port dan In-System-Sources-and-Probes untuk menyediakan akses ke fitur debug yang tersedia.
- Di Mantanample Designs, pastikan kotak Synthesis dicentang.
- Konfigurasikan IP EMIF dan klik Hasilkan Example Design di pojok kanan atas jendela.
- Tentukan direktori untuk desain EMIF example dan klik OK. Generasi sukses dari desain EMIF example membuat yang berikut ini filediatur di bawah direktori qii.
Gambar 3. Generate Synthesizable Design Example File Struktur
Catatan: Jika Anda tidak mencentang kotak Simulasi atau Sintesis, direktori tujuan akan berisi desain Perancang Platform files, yang tidak dapat dikompilasi oleh perangkat lunak Intel Quartus Prime secara langsung, tetapi dapat dikompilasi viewdiedit atau diedit di bawah Perancang Platform. Dalam situasi ini Anda dapat menjalankan perintah berikut untuk menghasilkan sintesis dan simulasi file set.
- Untuk membuat proyek yang dapat dikompilasi, Anda harus menjalankan skrip quartus_sh -t make_qii_design.tcl di direktori tujuan.
- Untuk membuat proyek simulasi, Anda harus menjalankan skrip quartus_sh -t make_sim_design.tcl di direktori tujuan.
Informasi Terkait
- Sintesis Kelample Desain pada halaman 19
- Deskripsi Parameter Intel Stratix 10 EMIF IP untuk DDR3
- Deskripsi Parameter Intel Stratix 10 EMIF IP untuk DDR4
- Deskripsi Parameter Intel Stratix 10 EMIF IP untuk QDRII/II+/Xtreme
- Deskripsi Parameter Intel Stratix 10 EMIF IP untuk QDR-IV
- Deskripsi Parameter Intel Stratix 10 EMIF IP untuk RLDRAM 3
Menghasilkan Desain EMIF Example untuk Simulasi
Untuk kit pengembangan Intel Stratix 10, cukup membiarkan sebagian besar pengaturan IP Intel Stratix 10 EMIF pada nilai defaultnya. Untuk menghasilkan desain example untuk
simulasi, ikuti langkah berikut:
- Pada tab Diagnostik, Anda dapat memilih antara dua mode kalibrasi: Lewati Kalibrasi dan Kalibrasi Penuh. (Untuk detail tentang mode ini, lihat Simulasi Versus Implementasi Perangkat Keras, nanti di bab ini.) Untuk mengurangi waktu simulasi, pilih PHY Abstrak untuk simulasi cepat.
- Di Mantanample Designs, pastikan kotak Simulation dicentang. Pilih juga format Simulasi HDL yang diperlukan, baik Verilog atau VHDL.
- Konfigurasikan IP EMIF dan klik Hasilkan Example Design di pojok kanan atas jendela.
- Tentukan direktori untuk desain EMIF example dan klik OK.
Generasi sukses dari desain EMIF example menciptakan banyak file set untuk berbagai simulator yang didukung, di bawah direktori sim/ed_sim.
Gambar 4. Rancangan Simulasi yang Dihasilkan Kelample File Struktur
Catatan: Jika Anda tidak memilih kotak centang Simulasi atau Sintesis, direktori tujuan akan berisi desain Perancang Platform files, yang tidak dapat dikompilasi oleh perangkat lunak Intel Quartus Prime secara langsung, tetapi dapat dikompilasi viewdiedit atau diedit di bawah Perancang Platform. Dalam situasi ini Anda dapat menjalankan perintah berikut untuk menghasilkan sintesis dan simulasi file set.
- Untuk membuat proyek yang dapat dikompilasi, Anda harus menjalankan skrip quartus_sh -t make_qii_design.tcl di direktori tujuan.
- Untuk membuat proyek simulasi, Anda harus menjalankan skrip quartus_sh -t make_sim_design.tcl di direktori tujuan.
Informasi Terkait
• Simulasi Kelample Desain aktif
• Intel Stratix 10 EMIF IP – Mensimulasikan IP Memori
• Simulasi Versus Implementasi Perangkat Keras pada
Simulasi Versus Implementasi Perangkat Keras
Untuk simulasi antarmuka memori eksternal, Anda dapat memilih melewatkan kalibrasi atau kalibrasi penuh pada tab Diagnostik selama pembuatan IP.
Model Simulasi EMIF
Tabel ini membandingkan karakteristik model kalibrasi lewati dan kalibrasi penuh.
Tabel 2. Model Simulasi EMIF: Lewati Kalibrasi versus Kalibrasi Penuh
| Lewati Kalibrasi | Kalibrasi Penuh |
| Simulasi tingkat sistem yang berfokus pada logika pengguna. | Simulasi antarmuka memori berfokus pada kalibrasi. |
| Rincian kalibrasi tidak ditangkap. | Menangkap semua stages kalibrasi. |
| Memiliki kemampuan untuk menyimpan dan mengambil data. | Termasuk leveling, per-bit deskew, dll. |
| Mewakili efisiensi yang akurat. | |
| Tidak mempertimbangkan kemiringan papan. | |
Simulasi RTL Versus Implementasi Perangkat Keras
Tabel ini menyoroti perbedaan utama antara simulasi EMIF dan implementasi perangkat keras.
Tabel 3. Simulasi RTL EMIF Versus Implementasi Perangkat Keras
| Simulasi RTL | Implementasi Perangkat Keras |
| Kode inisialisasi dan kalibrasi Nios® dijalankan secara paralel. | Kode inisialisasi dan kalibrasi Nios dijalankan secara berurutan. |
| Antarmuka menyatakan sinyal sinyal cal_done secara bersamaan dalam simulasi. | Operasi yang lebih sesuai menentukan urutan kalibrasi, dan antarmuka tidak menyatakan kal_selesai secara bersamaan. |
Anda harus menjalankan simulasi RTL berdasarkan pola lalu lintas untuk aplikasi desain Anda. Perhatikan bahwa simulasi RTL tidak memodelkan penundaan pelacakan PCB yang dapat menyebabkan perbedaan latensi antara simulasi RTL dan implementasi perangkat keras.
Mensimulasikan IP Antarmuka Memori Eksternal Dengan ModelSim
Prosedur ini menunjukkan bagaimana mensimulasikan ex desain EMIFampsaya.
- Luncurkan perangkat lunak Mentor Graphics* ModelSim dan pilih File ➤ Ubah Direktori. Arahkan ke direktori sim/ed_sim/mentor di dalam ex desain yang dihasilkanampfolder file.
- Pastikan jendela Transkrip ditampilkan di bagian bawah layar. Jika jendela Transkrip tidak terlihat, tampilkan dengan mengklik View ➤ Transkrip.
- Di jendela Transkrip, jalankan source msim_setup.tcl.
- Setelah source msim_setup.tcl selesai dijalankan, jalankan ld_debug di jendela Transkrip.
- Setelah ld_debug selesai berjalan, pastikan jendela Objek ditampilkan. Jika jendela Objek tidak terlihat, tampilkan dengan mengklik View ➤ Objek.
- Di jendela Objects, pilih sinyal yang ingin Anda simulasikan dengan mengklik kanan dan memilih Add Wave.
- Setelah Anda selesai memilih sinyal untuk simulasi, jalankan run -all di jendela VTranscript. Simulasi berjalan hingga selesai.
- Jika simulasi tidak terlihat, klik View ➤ Gelombang.
Informasi Terkait
Intel Stratix 10 EMIF IP – Mensimulasikan IP Memori
Penempatan Pin untuk Intel Stratix 10 EMIF IP
Topik ini memberikan panduan untuk penempatan pin.
Lebihview
Intel Stratix 10 FPGA memiliki struktur berikut:
- Setiap perangkat berisi antara 2 dan 3 kolom I/O.
- Setiap kolom I/O berisi hingga 12 bank I/O.
- Setiap bank I/O berisi 4 jalur.
- Setiap jalur berisi 12 pin I/O (GPIO) tujuan umum.
Pedoman Pin Umum
Poin-poin berikut memberikan panduan pin umum:
- Pastikan pin untuk antarmuka memori eksternal tertentu berada dalam satu kolom I/O.
- Antarmuka yang menjangkau banyak bank harus memenuhi persyaratan berikut:
- Bank harus berdekatan satu sama lain. Untuk informasi tentang bank yang berdekatan, lihat Panduan Pengguna IP Antarmuka Memori Eksternal Intel Stratix 10.
- Alamat dan bank perintah harus berada di bank pusat untuk meminimalkan latensi. Jika antarmuka memori menggunakan jumlah bank genap, bank alamat dan perintah dapat berada di salah satu dari dua bank pusat.
- Pin yang tidak terpakai dapat digunakan sebagai pin I/O tujuan umum.
- Semua alamat dan perintah serta pin terkait harus berada dalam satu bank.
- Alamat dan pin perintah dan data dapat berbagi bank dengan ketentuan sebagai berikut:
- Pin alamat dan perintah dan data tidak dapat berbagi jalur I/O.
- Hanya jalur I/O yang tidak terpakai di alamat dan bank perintah yang dapat digunakan untuk pin data.
Tabel 4. Kendala Pin Umum
| Jenis Sinyal | Kendala |
| strobo data | Semua sinyal milik grup DQ harus berada di jalur I/O yang sama. |
| Data | Pin DQ terkait harus berada di jalur I/O yang sama. Untuk protokol yang tidak mendukung jalur data dua arah, sinyal baca harus dikelompokkan secara terpisah dari sinyal tulis. |
| Alamat dan Komando | Pin Alamat dan Perintah harus berada di lokasi yang telah ditentukan dalam bank I/O. |
Bank yang Berdekatan
Agar bank dianggap berdekatan, mereka harus berada di kolom I/O yang sama. Untuk menentukan apakah bank berdekatan, lihat Lokasi bank I/O Modular dan Jumlah Pin di bagian Perangkat Stratix 10 yang terletak di bagian Tujuan Umum I Stratix 10 /HAI
Panduan Pengguna.
Saat mengacu pada tabel di Panduan Pengguna I/O Tujuan Umum Stratix 10, dapat diasumsikan bahwa semua bank yang ditampilkan berdekatan, kecuali ada simbol ' – '; simbol ' – ' menunjukkan bahwa bank tidak terikat untuk paket tersebut.
Pin Tugas
Untuk menentukan lokasi semua pin I/O EMIF, Anda harus mereferensikan tabel pin untuk perangkat Anda. Saat merujuk ke tabel pin, nomor bank, indeks bank I/O, dan nama pin disediakan. Anda dapat menemukan indeks pin untuk pin alamat dan perintah di Tabel Skema Stratix 10 yang terletak di Intel FPGA weblokasi. Anda dapat melakukan penetapan pin dengan berbagai cara. Pendekatan yang disarankan adalah membatasi beberapa sinyal antarmuka secara manual dan membiarkan Intel Quartus Prime Fitter menangani sisanya. Metode ini terdiri dari berkonsultasi dengan tabel pin untuk menemukan posisi legal untuk beberapa pin antarmuka dan menugaskannya melalui .qsf file yang dihasilkan dengan desain EMIF example. Untuk metode penempatan I/O ini, Anda harus membatasi sinyal berikut:
- CK0
- Satu pin DQS per grup
- Jam referensi PLL
- RZQ
Berdasarkan kendala di atas, Intel Quartus Prime Fitter memutar pin di setiap jalur sesuai kebutuhan. Gambar berikut mengilustrasikan mantanampfile penugasan pin untuk antarmuka DDR3 x72 dengan pilihan berikut:
- Alamat dan pin perintah ditempatkan di bank 2M dan membutuhkan 3 jalur.
- CK0 dibatasi untuk pin 8 di bank 2M.
- Pin jam referensi PLL dibatasi ke pin 24 dan 25 di bank 2M.
- RZQ dibatasi untuk pin 26 di bank 2M.
- Data ditempatkan di bank 2N, 2M, dan 2L, dan membutuhkan 9 jalur.
- Grup DQS 1-4 ditempatkan di bank 2N.
- Grup DQS 0 ditempatkan di bank 2M.
- Grup DQS 5-8 ditempatkan di bank 2L.
Gambar 5. Penugasan Pin Example: Antarmuka DDR3 x73
Dalam hal iniample, untuk membatasi CK0 ke pin 8 di bank 2M, Anda akan menambahkan baris berikut ke .qsf file, berdasarkan tabel pin yang sesuai:
Format penetapan pin di atas dapat diterapkan ke semua pin:
Informasi Terkait
- Bank I/O Modular di Perangkat Intel Stratix 10
- Intel Stratix 10 EMIF IP DDR3
- Intel Stratix 10 EMIF IP untuk DDR4
- Intel Stratix 10 EMIF IP untuk QDRII/II+/Xtreme
- Intel Stratix 10 EMIF IP untuk QDR-IV
- Intel Stratix 10 EMIF IP untuk RLDRAM 3
Kompilasi dan Pemrograman Intel Stratix 10 EMIF Design Example
Setelah Anda membuat penetapan pin yang diperlukan di .qsf file, Anda dapat mengkompilasi ex desainampfile dalam perangkat lunak Intel Quartus Prime.
- Arahkan ke folder Intel Quartus Prime yang berisi design exampdirektori.
- Buka proyek Intel Quartus Prime file, (.qpf).
- Untuk memulai kompilasi, klik Processing ➤ Start Compilation. Penyelesaian kompilasi yang berhasil menghasilkan .sof file, yang memungkinkan desain berjalan di perangkat keras.
- Untuk memprogram perangkat Anda dengan desain yang telah disusun, buka programmer dengan mengklik Tools ➤ Programmer.
- Di pemrogram, klik Deteksi Otomatis untuk mendeteksi perangkat yang didukung.
- Pilih perangkat Intel Stratix 10, lalu pilih Ubah File.
- Arahkan ke ed_synth.sof yang dihasilkan file dan pilih Buka.
- Klik Mulai untuk mulai memprogram perangkat Intel Stratix 10. Saat perangkat berhasil diprogram, bilah kemajuan di kanan atas jendela akan menunjukkan 100% (Berhasil).
Men-debug Intel Stratix 10 EMIF Design Example
EMIF Debug Toolkit tersedia untuk membantu men-debug desain antarmuka memori eksternal. Toolkit ini memungkinkan Anda menampilkan margin baca dan tulis serta menghasilkan diagram mata. Setelah Anda memprogram kit pengembangan Intel Stratix 10, Anda dapat memverifikasi pengoperasiannya menggunakan EMIF Debug Toolkit.
- Untuk meluncurkan EMIF Debug Toolkit, navigasikan ke Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
- Klik Inisialisasi Koneksi.
- Klik Tautkan Proyek ke perangkat. Sebuah jendela muncul; verifikasi bahwa perangkat yang benar telah dipilih dan .sof yang benar file dipilih.
- Klik Buat Koneksi Antarmuka Memori. Terima pengaturan default dengan mengklik OK.
Kit pengembangan Intel Stratix 10 sekarang diatur untuk berfungsi dengan EMIF Debug Toolkit, dan Anda dapat membuat salah satu laporan berikut dengan mengklik dua kali pada opsi yang sesuai:
- Jalankan kembali kalibrasi. Menghasilkan laporan kalibrasi yang meringkas status kalibrasi per grup DQ/DQS bersama dengan margin untuk setiap pin DQ/DQS.
- Margin Pengemudi. Menghasilkan laporan yang merangkum margin baca dan tulis per pin I/O. Ini berbeda dari margin kalibrasi karena margin driver ditangkap selama lalu lintas mode pengguna daripada selama kalibrasi
- Hasilkan Diagram Mata. Menghasilkan diagram mata baca dan tulis untuk setiap pin DQ berdasarkan pola data kalibrasi.
- Mengkalibrasi Pemutusan. Menyapu nilai terminasi yang berbeda dan melaporkan margin yang disediakan oleh setiap nilai terminasi. Gunakan fitur ini untuk membantu memilih penghentian optimal untuk antarmuka memori.
Informasi Terkait
Proses Debugging IP EMIF Intel Stratix 10
Desain Example Deskripsi untuk Antarmuka Memori Eksternal Intel Stratix 10 FPGA IP
Saat Anda membuat parameter dan membuat IP EMIF, Anda dapat menentukan agar sistem membuat direktori untuk simulasi dan sintesis file set, dan menghasilkan file mengatur secara otomatis. Jika Anda memilih Simulasi atau Sintesis di bawah Kelample Desain Fileada di Example Designs, sistem membuat simulasi lengkap file mengatur atau sintesis lengkap file atur, sesuai dengan pilihan Anda.
Sintesis Kelample Desain
Sintesis eksampDesain file berisi blok utama yang ditunjukkan pada gambar di bawah ini.
- Generator lalu lintas, yang merupakan Avalon®-MM ex yang dapat disintesisample driver yang mengimplementasikan pola pseudo-acak membaca dan menulis ke sejumlah alamat berparameter. Generator lalu lintas juga memantau data yang dibaca dari memori untuk memastikannya cocok dengan data tertulis dan sebaliknya menyatakan kegagalan.
- Contoh antarmuka memori, yang meliputi:
- Pengontrol memori yang memoderasi antara antarmuka Avalon-MM dan antarmuka AFI.
- PHY, yang berfungsi sebagai antarmuka antara pengontrol memori dan perangkat memori eksternal untuk melakukan operasi baca dan tulis.
Gambar 6 Sintesis Example Desain
Jika Anda menggunakan fitur Ping Pong PHY, sintesis exampDesain file mencakup dua generator lalu lintas yang mengeluarkan perintah ke dua perangkat memori independen melalui dua pengontrol independen dan PHY umum, seperti yang ditunjukkan pada gambar berikut.
Gambar 7 Sintesis Example Desain untuk Ping Pong PHY
Jika Anda menggunakan RLDRAM 3, generator lalu lintas di ex sintesisample desain berkomunikasi langsung dengan PHY menggunakan AFI, seperti yang ditunjukkan pada gambar berikut.
Gambar 8 Sintesis Example Desain untuk Antarmuka RLDRAM 3
Catatan: Jika satu atau lebih parameter Mode Berbagi PLL, Mode Berbagi DLL, atau Mode Berbagi OCT diatur ke nilai apa pun selain Tanpa Berbagi, sintesisampdesain file akan berisi dua instance generator lalu lintas/antarmuka memori. Dua instance antarmuka generator/memori lalu lintas hanya terkait dengan koneksi PLL/DLL/OCT bersama seperti yang ditentukan oleh pengaturan parameter. Instance antarmuka generator/memori lalu lintas menunjukkan bagaimana Anda dapat membuat koneksi semacam itu dalam desain Anda sendiri.
Catatan: Alur sintesis pihak ketiga seperti yang dijelaskan dalam Panduan Pengguna Intel Quartus Prime Standard Edition: Sintesis pihak ketiga bukan alur yang didukung untuk IP EMIF.
Informasi Terkait
Menghasilkan Desain EMIF yang Dapat Disintesis Exampayo
Simulasi Kelample Desain
Simulasi exampdesain file berisi blok utama yang ditunjukkan pada gambar berikut.
- Contoh sintesis exampdesain le. Seperti dijelaskan pada bagian sebelumnya, sintesis exampdesain file berisi generator lalu lintas dan turunan dari antarmuka memori. Blok ini default untuk model simulasi abstrak yang sesuai untuk simulasi cepat.
- Model memori, yang bertindak sebagai model generik yang mematuhi spesifikasi protokol memori. Seringkali, vendor memori menyediakan model simulasi untuk komponen memori khusus mereka yang dapat Anda unduh dari mereka websitus.
- Pemeriksa status, yang memantau sinyal status dari IP antarmuka memori eksternal dan generator lalu lintas, untuk memberi sinyal kondisi lulus atau gagal secara keseluruhan.
Gambar 9. Simulasi Example Desain
Jika Anda menggunakan fitur Ping Pong PHY, simulasi exampDesain file mencakup dua generator lalu lintas yang mengeluarkan perintah ke dua perangkat memori independen melalui dua pengontrol independen dan PHY umum, seperti yang ditunjukkan pada gambar berikut.
Gambar 10. Simulasi Example Desain untuk Ping Pong PHY
Jika Anda menggunakan RLDRAM 3, generator lalu lintas dalam simulasi example desain berkomunikasi langsung dengan PHY menggunakan AFI, seperti yang ditunjukkan pada gambar berikut.
Gambar 11. Simulasi Example Desain untuk Antarmuka RLDRAM 3
Informasi Terkait
Menghasilkan Desain EMIF Example untuk Simulasi pada
Example Desain Tab Antarmuka
Editor parameter menyertakan Examptab le Designs yang memungkinkan Anda membuat parameter dan menghasilkan mantan Andaample desain.l
Tersedia Kelample Bagian Desain
Pull-down Select design memungkinkan Anda untuk memilih ex yang diinginkanampdesain le. Saat ini, EMIF Example Design adalah satu-satunya pilihan yang tersedia, dan dipilih secara default.
Riwayat Revisi Dokumen untuk Antarmuka Memori Eksternal Intel Stratix 10 FPGA IP Design Example Panduan Pengguna
| Versi Dokumen | Versi Intel Quartus Prime | Perubahan |
| 2021.03.29 | 21.1 | • Dalam Example Desain Mulai Cepat bab, referensi dihapus ke simulator NCSim *. |
| 2018.09.24 | 18.1 | • Angka yang diperbarui di Menghasilkan Desain EMIF yang Dapat Disintesis Example Dan Menghasilkan Desain EMIF Example untuk Simulasi topik. |
| 2018.05.07 | 18.0 | • Judul dokumen diubah dari Antarmuka Memori Eksternal Intel Stratix 10 Desain IP Example Panduan Pengguna ke Antarmuka Memori Eksternal Intel Stratix 10 FPGA IP Design Example Panduan Pengguna.
• Poin-poin yang dikoreksi di Lebihview bagian dari Penempatan Pin untuk Intel Stratix 10 EMIF IP topik. |
| Tanggal | Versi | Perubahan |
| November 2017 | 2017.11.06 | Rilis awal. |
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.
Dokumen / Sumber Daya
 |
intel Antarmuka Memori Eksternal Intel Stratix 10 FPGA IP Design Example [Bahasa Indonesia:] Panduan Pengguna Antarmuka Memori Eksternal Intel Stratix 10 FPGA IP Design Example, Eksternal, Antarmuka Memori Intel Stratix 10 FPGA IP Design Example, Desain IP Intel Stratix 10 FPGA Example, 10 Desain IP FPGA Example |
