F-Tile DisplayPort FPGA IP դիզայն Example
Օգտագործողի ուղեցույց
F-Tile DisplayPort FPGA IP դիզայն Example
Թարմացվել է Intel® Quartus® Prime Design Suite-ի համար՝ 22.2 IP տարբերակ՝ 21.0.1
DisplayPort Intel FPGA IP դիզայն Exampարագ մեկնարկի ուղեցույց
DisplayPort Intel® F-կղմինդր սարքերն ունեն սիմուլյատոր փորձարկման նստարան և ապարատային դիզայն, որն աջակցում է կոմպիլյացիան և ապարատային փորձարկումը FPGA IP-ի դիզայնի նախկինում:amples Intel Agilex™-ի համար
DisplayPort Intel FPGA IP-ն առաջարկում է հետևյալ դիզայնը, օրինակamples:
- DisplayPort SST զուգահեռ հանգույց առանց Pixel Clock Recovery (PCR) մոդուլի
- DisplayPort SST զուգահեռ հանգույց՝ AXIS վիդեո ինտերֆեյսով
Երբ դուք ստեղծում եք դիզայն նախկինample, պարամետրերի խմբագրիչը ավտոմատ կերպով ստեղծում է fileանհրաժեշտ է դիզայնը մոդելավորելու, կազմելու և փորձարկելու համար:
Գծապատկեր 1. Զարգացում Սtages
Առնչվող տեղեկատվություն
- DisplayPort Intel FPGA IP Օգտագործողի ուղեցույց
- Միգրացիա դեպի Intel Quartus Prime Pro Edition
Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը:
*Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:
ISO 9001:2015 Գրանցված է
1.1. Տեղեկատուի կառուցվածքը
Նկար 2. Տեղեկատուի կառուցվածքը
Աղյուսակ 1. Դիզայն Example Բաղադրիչներ
| Թղթապանակներ | Files |
| rtl/core | dp_core.ip |
| dp_rx . ip | |
| dp_tx . ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX շինանյութ) |
| dp_rx_data_fifo. ip | |
| rx_top_phy. sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX շինանյութ) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Սարքավորումների և ծրագրային ապահովման պահանջներ
Դիզայնը փորձարկելու համար Intel-ը օգտագործում է հետևյալ սարքաշարն ու ծրագրակազմըampլե:
Սարքավորումներ
- Intel Agilex I-Series Development Kit
- DisplayPort Source GPU
- DisplayPort Լվացարան (Մոնիտոր)
- Bitec DisplayPort FMC դուստր քարտի վերանայում 8C
- DisplayPort մալուխներ
Ծրագրային ապահովում
- Intel Quartus® Prime
- Synopsys* VCS Simulator
1.3. Դիզայնի ստեղծում
Օգտագործեք DisplayPort Intel FPGA IP պարամետրերի խմբագրիչը Intel Quartus Prime ծրագրաշարում՝ դիզայնը ստեղծելու համարampլե.
Նկար 3. Դիզայնի հոսքի առաջացում
- Ընտրեք Գործիքներ ➤ IP կատալոգ և ընտրեք Intel Agilex F-tile որպես թիրախային սարքերի ընտանիք:
Նշում. Դիզայնը նախկինampաջակցում է միայն Intel Agilex F-սալիկի սարքերը: - IP կատալոգում գտնեք և կրկնակի սեղմեք DisplayPort Intel FPGA IP-ն: Հայտնվում է նոր IP տարբերակի պատուհանը:
- Նշեք վերին մակարդակի անուն ձեր հարմարեցված IP տարբերակի համար: Պարամետրերի խմբագրիչը պահպանում է IP տատանումների կարգավորումները a file անվանված .ip.
- Սարքի դաշտում ընտրեք Intel Agilex F-սալիկի սարքը կամ պահեք Intel Quartus Prime ծրագրային ապահովման սարքի լռելյայն ընտրությունը:
- Սեղմեք OK: Պարամետրերի խմբագրիչը հայտնվում է:
- Կազմաձևեք ցանկալի պարամետրերը և՛ TX, և՛ RX:
- Դիզայնի ներքո Exampներդիրում, ընտրեք DisplayPort SST Parallel Loopback առանց PCR:
- Ընտրեք Simulation՝ թեստային նստարան ստեղծելու համար, և ընտրեք Synthesis՝ ապարատային դիզայնի ստեղծման համարampլե. Դիզայնը ստեղծելու համար դուք պետք է ընտրեք այս տարբերակներից առնվազն մեկըample fileս. Եթե ընտրեք երկուսն էլ, ապա գեներացման ժամանակը ավելի երկար է դառնում:
- Target Development Kit-ի համար ընտրեք Intel Agilex I-Series SOC Development Kit-ը: Սա հանգեցնում է նրան, որ 4-րդ քայլում ընտրված թիրախային սարքը փոխվում է, որպեսզի համապատասխանի մշակման հավաքածուի սարքին: Intel Agilex I-Series SOC Development Kit-ի համար լռելյայն սարքն է AGIB027R31B1E2VR0:
- Սեղմեք Ստեղծել նախկինampԴիզայն.
1.4. Դիզայնի մոդելավորում
DisplayPort Intel FPGA IP դիզայնը նախկինample testbench-ը նմանակում է սերիական loopback դիզայնը TX օրինակից մինչև RX օրինակ: Ներքին վիդեո նախշերի գեներատորի մոդուլը վարում է DisplayPort TX օրինակը, իսկ RX օրինակի վիդեո ելքը միանում է CRC շաշկի փորձարկման նստարանին:
Նկար 4. Դիզայնի մոդելավորման հոսք
- Գնացեք Synopsys simulator թղթապանակ և ընտրեք VCS:
- Գործարկել սիմուլյացիոն սցենար:
Աղբյուր vcs_sim.sh - Սցենարը կատարում է Quartus TLG-ը, հավաքում և գործարկում է թեստային նստարանը սիմուլյատորում:
- Վերլուծեք արդյունքը.
Հաջող սիմուլյացիան ավարտվում է Source and Sink SRC համեմատությամբ:
1.5. Դիզայնի կազմում և փորձարկում
Նկար 5. Դիզայնի կազմում և մոդելավորում
Սարքավորումների վրա ցուցադրական թեստ կազմելու և գործարկելու համար, օրինակampդիզայնի համար, հետևեք հետևյալ քայլերին.
- Ապահովել ապարատային նախampդիզայնի ձևավորումն ավարտված է:
- Գործարկեք Intel Quartus Prime Pro Edition ծրագիրը և բացեք / quartus/agi_dp_demo.qpf.
- Սեղմեք Processing ➤ Start Compilation:
- Հաջող հավաքումից հետո Intel Quartus Prime Pro Edition ծրագրաշարը առաջացնում է .sof file ձեր նշված գրացուցակում:
- Bitec դուստր քարտի DisplayPort RX միակցիչը միացրեք արտաքին DisplayPort աղբյուրին, օրինակ՝ ԱՀ-ի գրաֆիկական քարտին:
- Bitec դուստր քարտի DisplayPort TX միակցիչը միացրեք DisplayPort լվացարանին, օրինակ՝ տեսաանալիզատորին կամ համակարգչի մոնիտորին:
- Համոզվեք, որ մշակման տախտակի բոլոր անջատիչները գտնվում են լռելյայն դիրքում:
- Կարգավորեք ընտրված Intel Agilex F-Tile սարքը մշակման տախտակի վրա՝ օգտագործելով ստեղծված .sof file (Գործիքներ ➤ Ծրագրավորող):
- DisplayPort լվացարան սարքը ցուցադրում է տեսանյութը, որը ստեղծվել է տեսանյութի աղբյուրից:
Առնչվող տեղեկատվություն
Intel Agilex I-Series FPGA Development Kit Օգտագործողի ուղեցույց/
1.5.1. Վերականգնող ELF File
Լռելյայն, ELF-ը file ստեղծվում է, երբ դուք ստեղծում եք դինամիկ դիզայն, օրինակampլե.
Այնուամենայնիվ, որոշ դեպքերում դուք պետք է վերականգնեք ELF-ը file եթե դուք փոփոխում եք ծրագրաշարը file կամ վերականգնել dp_core.qsys-ը file. dp_core.qsys-ի վերականգնում file թարմացնում է .sopcinfo-ն file, որը ձեզանից պահանջում է վերականգնել ELF-ը file.
- Գնալ դեպի /ծրագրային ապահովում և անհրաժեշտության դեպքում խմբագրեք կոդը:
- Գնալ դեպի /script և կատարեք հետևյալ build script-ը. source build_sw.sh
• Windows-ում որոնեք և բացեք Nios II Command Shell-ը: Nios II Command Shell-ում գնացեք /script և գործարկեք աղբյուրը build_sw.sh.
Նշում. Windows 10-ում կառուցման սցենար գործարկելու համար ձեր համակարգը պահանջում է Windows Subsystems for Linux (WSL): WSL-ի տեղադրման քայլերի մասին լրացուցիչ տեղեկությունների համար տե՛ս Nios II Software Developer Handbook-ը:
• Linux-ում գործարկեք «Platform Designer»-ը և բացեք Tools ➤ Nios II Command Shell-ը: Nios II Command Shell-ում գնացեք /script և գործարկեք աղբյուրը build_sw.sh. - Համոզվեք, որ .էլֆ file ստեղծվում է /ծրագրային ապահովում/ dp_demo.
- Ներբեռնեք ստեղծված .էլֆը file մեջ FPGA՝ առանց .sof-ը վերակոմպիլյացիայի file գործարկելով հետևյալ սկրիպտը՝ nios2-download /software/dp_demo/*.elf
- Սեղմեք վերակայման կոճակը FPGA տախտակի վրա, որպեսզի նոր ծրագրաշարն ուժի մեջ մտնի:
1.6. DisplayPort Intel FPGA IP դիզայն Example Պարամետրեր
Աղյուսակ 2. DisplayPort Intel FPGA IP դիզայն ExampQSF սահմանափակում Intel Agilex Ftile սարքի համար
| QSF սահմանափակում |
Նկարագրություն |
| set_global_assignment -անունը VERILOG_MACRO «__DISPLAYPORT_support__=1» |
Quartus 22.2-ից սկսած QSF-ի այս սահմանափակումն անհրաժեշտ է DisplayPort մաքսային SRC (Փափուկ վերակայման վերահսկիչ) հոսքը միացնելու համար: |
Աղյուսակ 3. DisplayPort Intel FPGA IP դիզայն ExampՊարամետրեր Intel Agilex F-սալիկի սարքի համար
| Պարամետր | Արժեք | Նկարագրություն |
| Հասանելի դիզայն Example | ||
| Ընտրեք Դիզայն | •Ոչ մի •DisplayPort SST Parallel Loopback առանց PCR •DisplayPort SST Parallel Loopback AXIS վիդեո ինտերֆեյսով |
Ընտրեք դիզայնը նախկինումample պետք է գեներացվի. • Ոչ մեկը. Դիզայն չկա, օրինակample-ն հասանելի է ընթացիկ պարամետրի ընտրության համար: •DisplayPort SST Parallel Loopback առանց PCR. Այս դիզայնը օրինակample-ը ցուցադրում է զուգահեռ շրջադարձը DisplayPort-ից դեպի DisplayPort աղբյուր՝ առանց Pixel Clock Recovery (PCR) մոդուլի, երբ միացնում եք «Միացնել վիդեո մուտքագրման պատկերի պորտ» պարամետրը: •DisplayPort SST Parallel Loopback with AXIS Video Interfaceample-ը ցուցադրում է զուգահեռ շրջադարձը DisplayPort-ից դեպի DisplayPort աղբյուր՝ AXIS Video ինտերֆեյսով, երբ Enable Active Video Data Protocols-ը դրված է AXIS-VVP Full-ի վրա: |
| Դիզայն Example Files | ||
| Մոդելավորում | Դուրս, դուրս | Միացրեք այս տարբերակը՝ անհրաժեշտը ստեղծելու համար files մոդելավորման թեստային նստարանի համար: |
| Սինթեզ | Դուրս, դուրս | Միացրեք այս տարբերակը՝ անհրաժեշտը ստեղծելու համար files Intel Quartus Prime կոմպիլյացիայի և ապարատային դիզայնի համար: |
| Ստեղծված HDL ձևաչափ | ||
| Ստեղծել File Ձևաչափ | Verilog, VHDL | Ընտրեք ձեր նախընտրած HDL ձևաչափը ստեղծված դիզայնի համար, օրինակample fileհավաքածու. Նշում. Այս տարբերակը որոշում է միայն ստեղծված վերին մակարդակի IP-ի ձևաչափը fileս. Մնացած բոլորը files (օրինակ, օրինակample testbenches և վերին մակարդակ files ապարատային ցուցադրման համար) գտնվում են Verilog HDL ձևաչափով: |
| Թիրախային զարգացման հավաքածու | ||
| Ընտրեք տախտակ | •Զարգացման հավաքածու չկա •Intel Agilex I-Series Զարգացման հավաքածու |
Ընտրեք տախտակը նպատակային դիզայնի համար, օրինակampլե. |
| Պարամետր | Արժեք | Նկարագրություն |
| •Զարգացման հավաքածու չկա. այս տարբերակը բացառում է դիզայնի բոլոր ապարատային ասպեկտները, օրինակampլե. P միջուկը բոլոր փին հանձնարարությունները դնում է վիրտուալ կապին: •Intel Agilex I-Series FPGA Development Kit. այս ընտրանքը ավտոմատ կերպով ընտրում է նախագծի նպատակային սարքը, որպեսզի համապատասխանի սարքին այս մշակման հավաքածուի վրա: Դուք կարող եք փոխել թիրախային սարքը՝ օգտագործելով Փոխել թիրախային սարքի պարամետրը, եթե ձեր տախտակի վերանայումն ունի սարքի այլ տարբերակ: IP միջուկը սահմանում է բոլոր փին հանձնարարությունները՝ ըստ զարգացման փաթեթի: Ծանոթագրություն՝ Նախնական նախագծման օրինակampԱյս Quartus թողարկումում le-ն ֆունկցիոնալորեն ստուգված չէ սարքաշարի վրա: •Պատվերով մշակման հավաքածու. այս տարբերակը թույլ է տալիս դիզայնի օրինակampայն պետք է փորձարկվի երրորդ կողմի մշակման հավաքածուի վրա՝ Intel FPGA-ով: Հնարավոր է, որ ձեզ անհրաժեշտ լինի ինքնուրույն սահմանել փինային հանձնարարությունները: |
||
| Թիրախային սարք | ||
| Փոխել թիրախային սարքը | Դուրս, դուրս | Միացրեք այս տարբերակը և ընտրեք սարքի նախընտրելի տարբերակը զարգացման հավաքածուի համար: |
Զուգահեռ Loopback Design Examples
DisplayPort Intel FPGA IP դիզայնը նախկինamples ցուցադրում է զուգահեռ հանգույց՝ DisplayPort RX օրինակից մինչև DisplayPort TX օրինակ՝ առանց Pixel Clock Recovery (PCR) մոդուլի:
Աղյուսակ 4. DisplayPort Intel FPGA IP դիզայն Example Intel Agilex F-սալիկի սարքի համար
| Դիզայն Example | Նշանակում | Տվյալների տոկոսադրույքը | Ալիքի ռեժիմ | Loopback տեսակը |
| DisplayPort SST զուգահեռ հանգույց առանց PCR | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Սիմպլեքս | Զուգահեռ առանց PCR |
| DisplayPort SST զուգահեռ հանգույց՝ AXIS վիդեո ինտերֆեյսով | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Սիմպլեքս | AXIS վիդեո ինտերֆեյսի հետ զուգահեռ |
2.1. Intel Agilex F-կղմինդր DisplayPort SST Parallel Loopback Design Առանձնահատկություններ
SST-ի զուգահեռ հանգույցի ձևավորում, օրինակamples-ը ցույց է տալիս մեկ վիդեո հոսքի փոխանցում DisplayPort-ից դեպի DisplayPort աղբյուր:
Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը: *Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:
ISO 9001:2015 Գրանցված է
Նկար 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback առանց PCR
- Այս տարբերակում DisplayPort աղբյուրի պարամետրը՝ TX_SUPPORT_IM_ENABLE, միացված է և օգտագործվում է վիդեո պատկերի միջերեսը:
- DisplayPort լվացարանը ստանում է վիդեո և կամ աուդիո հոսք արտաքին վիդեո աղբյուրից, ինչպիսին է GPU-ն, և այն վերծանում է զուգահեռ վիդեո ինտերֆեյսի մեջ:
- DisplayPort խորտակման վիդեո ելքը ուղղակիորեն վարում է DisplayPort աղբյուրի վիդեո ինտերֆեյսը և կոդավորում է DisplayPort-ի հիմնական հղումը, նախքան մոնիտորին փոխանցելը:
- IOPLL-ը ֆիքսված հաճախականությամբ վարում է և՛ DisplayPort լվացարանը, և՛ աղբյուրի տեսաժամացույցները:
- Եթե DisplayPort-ի խորտակիչը և աղբյուրի MAX_LINK_RATE պարամետրը կազմաձևված է HBR3-ի, իսկ PIXELS_PER_CLOCK-ը կազմաձևված է Quad-ի, տեսաժամացույցն աշխատում է 300 ՄՀց հաճախականությամբ՝ 8Kp30 պիքսելների արագությունն ապահովելու համար (1188/4 = 297 ՄՀց):
Նկար 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback with AXIS Video Ինտերֆեյս
- Այս տարբերակում, DisplayPort աղբյուրի և լվացարանի պարամետրում, ընտրեք AXIS-VVP FULL ENABLE ACTIVE VIDEO DATA PROTOCOLS-ում՝ Axis Video Data Interface-ը միացնելու համար:
- DisplayPort լվացարանը ստանում է վիդեո և կամ աուդիո հոսք արտաքին վիդեո աղբյուրից, ինչպիսին է GPU-ն, և այն վերծանում է զուգահեռ վիդեո ինտերֆեյսի մեջ:
- DisplayPort Sink-ը վիդեո տվյալների հոսքը փոխակերպում է առանցքի վիդեո տվյալների և վարում է DisplayPort աղբյուրի առանցքի վիդեո տվյալների միջերեսը VVP Video Frame Buffer-ի միջոցով: DisplayPort Source-ը առանցքի վիդեո տվյալները վերածում է DisplayPort-ի հիմնական հղման՝ նախքան մոնիտորին փոխանցելը:
- Դիզայնի այս տարբերակում կան երեք հիմնական վիդեո ժամացույցներ՝ rx/tx_axi4s_clk, rx_vid_clk և tx_vid_clk: axi4s_clk-ն աշխատում է 300 ՄՀց հաճախականությամբ երկու AXIS մոդուլների համար Source և Sink-ում: rx_vid_clk-ն աշխատում է DP Sink Video խողովակաշարը 300 ՄՀց հաճախականությամբ (մինչև 8Kp30 4PIPs ցանկացած թույլատրելիություն ապահովելու համար), մինչդեռ tx_vid_clk-ն աշխատում է DP Source Video խողովակաշարը իրական Pixel Clock հաճախականությամբ (բաժանված PIP-ներով):
- Դիզայնի այս տարբերակն ավտոմատ կարգավորում է tx_vid_clk հաճախականությունը I2C ծրագրավորման միջոցով SI5391B OSC-ի վրա, երբ դիզայնը հայտնաբերում է բանաձևի անջատիչ:
- Դիզայնի այս տարբերակը ցուցադրում է միայն ֆիքսված քանակի լուծումներ, ինչպես նախապես սահմանված է DisplayPort ծրագրաշարում, մասնավորապես՝
— 720p60, RGB
— 1080p60, RGB
— 4K30, RGB
— 4K60, RGB
2.2. Ժամացույցի սխեման
Ժամացույցի սխեման ցույց է տալիս ժամացույցի տիրույթները DisplayPort Intel FPGA IP դիզայնի նախկինումampլե.
Նկար 8. Intel Agilex F-tile DisplayPort Transceiver ժամացույցի սխեման
Աղյուսակ 5. Ժամացույցի սխեմայի ազդանշաններ
| Ժամացույցը դիագրամում |
Նկարագրություն |
| SysPLL refclk | F-tile System PLL տեղեկատու ժամացույց, որը կարող է լինել ցանկացած ժամացույցի հաճախականություն, որը բաժանվում է System PLL-ի այդ ելքային հաճախականության համար: Այս դիզայնում նախկինample, system_pll_clk_link և rx/tx refclk_link-ը կիսում են նույն 150 ՄՀց SysPLL refclk-ը: |
| Ժամացույցը դիագրամում | Նկարագրություն |
| Այն պետք է լինի անվճար գործող ժամացույց, որը միացված է հատուկ հաղորդիչի տեղեկատու ժամացույցի փինից դեպի Reference և System PLL Clocks IP մուտքային ժամացույցի միացքը, նախքան համապատասխան ելքային պորտը միացնելը DisplayPort Phy Top-ին: Նշում. Այս դիզայնի համար օրինակample, կարգավորեք Clock Controller GUI Si5391A OUT6 մինչև 150 ՄՀց: |
|
| system pll clk հղումը | Նվազագույն Համակարգի PLL ելքային հաճախականությունը, որն ապահովում է DisplayPort-ի ամբողջ արագությունը, 320 ՄՀց է: Այս դիզայնը նախկինample-ն օգտագործում է 900 ՄՀց (ամենաբարձր) ելքային հաճախականություն, որպեսզի SysPLL refclk-ը հնարավոր լինի համօգտագործել rx/tx refclk_link-ի հետ, որը 150 ՄՀց է: |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR և Tx PLL Link refclk, որոնք ամրագրված են 150 ՄՀց հաճախականությամբ՝ աջակցելու DisplayPort տվյալների բոլոր արագությանը: |
| rx_ls_clkout / tx_ls_clkout | DisplayPort կապի արագության ժամացույցը DisplayPort IP միջուկին: Հաճախականությունը համարժեք է Տվյալների արագությանը, որը բաժանում է տվյալների զուգահեռ լայնությանը: Exampլե: Հաճախականություն = տվյալների արագություն / տվյալների լայնություն = 8.1 Գ (HBR3) / 40 բիթ = 202.5 ՄՀց |
2.3. Simulation Testbench
Մոդելավորման թեստային նստարանը նմանակում է DisplayPort TX սերիական հանգույցը RX-ի:
Նկար 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram
Աղյուսակ 6. Փորձարկման սեղանի բաղադրիչներ
| Բաղադրիչ | Նկարագրություն |
| Video Pattern Generator | Այս գեներատորը արտադրում է գունավոր գծերի նախշեր, որոնք դուք կարող եք կարգավորել: Դուք կարող եք պարամետրացնել տեսանյութի ձևաչափի ժամանակը: |
| Testbench Control | Այս բլոկը վերահսկում է սիմուլյացիայի փորձարկման հաջորդականությունը և առաջացնում է անհրաժեշտ խթանիչ ազդանշաններ դեպի TX միջուկ: Փորձնական նստարանի կառավարման բլոկը նաև կարդում է CRC արժեքը ինչպես աղբյուրից, այնպես էլ լվացարանից՝ համեմատություններ անելու համար: |
| RX Link արագության ժամացույցի հաճախականության ստուգիչ | Այս ստուգիչը ստուգում է, թե արդյոք RX հաղորդիչի վերականգնված ժամացույցի հաճախականությունը համապատասխանում է տվյալների ցանկալի արագությանը: |
| TX Link արագության ժամացույցի հաճախականության ստուգիչ | Այս ստուգիչը ստուգում է, թե արդյոք TX հաղորդիչի վերականգնված ժամացույցի հաճախականությունը համապատասխանում է տվյալների ցանկալի արագությանը: |
Մոդելավորման փորձնական նստարանը կատարում է հետևյալ ստուգումները.
Աղյուսակ 7. Testbench ստուգումներ
| Փորձարկման չափանիշներ |
Ստուգում |
| • Հղումով ուսուցում տվյալների փոխարժեքով HBR3 • Կարդացեք DPCD գրանցամատյանները՝ ստուգելու համար, թե արդյոք DP Status-ը սահմանում և չափում է ինչպես TX, այնպես էլ RX կապի արագության հաճախականությունը: |
Ինտեգրում է հաճախականության ստուգիչը՝ կապի արագությունը չափելու համար ժամացույցի հաճախականության ելքը TX և RX հաղորդիչից: |
| • Գործարկել վիդեո նախշը TX-ից մինչև RX: • Ստուգեք CRC-ը և՛ աղբյուրի, և՛ լվացարանի համար՝ ստուգելու, թե արդյոք դրանք համընկնում են |
• Տեսանյութի օրինաչափությունների գեներատորը միացնում է DisplayPort Source-ին` վիդեո նախշը ստեղծելու համար: • Testbench-ի կառավարումը այնուհետև կարդում է և՛ Source, և՛ Sink CRC-ը DPTX և DPRX գրանցամատյաններից և համեմատվում է՝ համոզվելու համար, որ երկու CRC արժեքներն էլ նույնական են: Նշում. CRC-ի հաշվարկն ապահովելու համար դուք պետք է միացնեք Աջակցություն CTS թեստի ավտոմատացման պարամետրը: |
Փաստաթղթերի վերանայման պատմություն F-Tile DisplayPort Intel FPGA IP դիզայնի համար ExampՕգտագործողի ուղեցույց
| Փաստաթղթի տարբերակը | Intel Quartus Prime տարբերակը | IP տարբերակ | Փոփոխություններ |
| 2022.09.02 | 22. | 20.0.1 | •Փոփոխված է փաստաթղթի անվանումը DisplayPort Intel Agilex F-Tile FPGA IP Design ExampՕգտագործողի ուղեցույց F-Tile DisplayPort Intel FPGA IP դիզայնի օրինակampՕգտագործողի ուղեցույց: •Միացված է AXIS Video Design Example տարբերակ. •Հեռացրել է Static Rate դիզայնը և այն փոխարինել Multi Rate Design Ex-ովampլե. •Հեռացվել է նշումը DisplayPort Intel FPGA IP Design ExampԱրագ մեկնարկի ուղեցույց, որն ասում է, որ Intel Quartus Prime 21.4 ծրագրաշարի տարբերակը աջակցում է միայն նախնական դիզայնի օրինակին:amples. • Directory Structure պատկերը փոխարինել է ճիշտ պատկերով: •Ավելացրել է «Վերականգնող ELF» բաժինը File Դիզայնի կազմման և փորձարկման ներքո: •Թարմացվել է Սարքավորումների և Ծրագրային ապահովման պահանջներ բաժինը` լրացուցիչ սարքավորումներ ներառելու համար պահանջները։ |
| 2021.12.13 | 21. | 20.0.0 | Նախնական թողարկում. |
Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը:
*Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:
ISO 9001:2015 Գրանցված է
Առցանց տարբերակը
Ուղարկել կարծիք
UG-20347
ID՝ 709308
Տարբերակ՝ 2022.09.02
Փաստաթղթեր / ռեսուրսներ
 |
intel F-Tile DisplayPort FPGA IP դիզայն Example [pdf] Օգտագործողի ուղեցույց F-Tile DisplayPort FPGA IP դիզայն Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308 |
