FPGA IP
Hoʻolālā Example alakaʻi hoʻohana
F-Tile 25G Ethernet Intel®
Hōʻano hou ʻia no Intel® Quartus®
Hui Hoʻolālā Nui: 22.3
Manaʻo IP: 1.0.0

Alakaʻi hoʻomaka wikiwiki

Hāʻawi ka F-tile 25G Ethernet Intel FPGA IP no nā polokalamu Intel Agilex™ i ka hiki ke hana i ka hoʻolālā ex.amples no nā hoʻonohonoho i koho ʻia.
Kiʻi 1. Hoʻolālā Example Hoʻohana

Papa kuhikuhi

Kiʻi 2. 25G Ethernet Intel FPGA IP Design Example Papa kuhikuhi

• ʻO ka hoʻohālike files (testbench no ka simulation wale nō) aia i lokoample_dir>/example_testbench.
• ʻO ka hoʻolālā hui-wale nō exampAia ka le maample_dir>/ compilation_test_design.
• ʻO ka hoʻonohonoho lako a me ka hoʻāʻo files (ka hoʻolālā example in hardware) aia maample_dir>/hardware_test_design.

Papa 1. Papa kuhikuhi a File Nā wehewehe

File Na inoa	wehewehe
eth_ex_25g.qpf	Papahana Intel Quartus® Prime file.
eth_ex_25g.qsf	Nā hoʻonohonoho papahana Intel Quartus Prime file.
eth_ex_25g.sdc	Nā Palena Hoʻolālā Synopsys file. Hiki iā ʻoe ke kope a hoʻololi i kēia file no kāu hoʻolālā kumu 25GbE Intel FPGA IP.
eth_ex_25g.v	Hoʻolālā kiʻekiʻe ʻo Verilog HDL example file. Hoʻohana ka hoʻolālā hoʻokahi-kanal iā Verilog file.
maʻamau/	Hoʻolālā paʻahana example kākoʻo files.
hwtest/main.tcl	Nui file no ke komo ʻana i ka System Console.

Hana ʻana i ka Design Example

Kiʻi 4. Example Design Tab i ka F-tile 25G Ethernet Intel FPGA IP Parameter Lunahooponopono

E hahai i kēia mau ʻanuʻu e hoʻohua i ka hoʻolālā ʻenehana example and testbench:

1. Ma ka Intel Quartus Prime Pro Edition, kaomi File ➤ New Project Wizard e hana i kahi papahana Quartus Prime hou, a i ʻole File ➤ Open Project e wehe i kahi papahana Quartus Prime. Koi ka wizard iā ʻoe e kuhikuhi i kahi mea hana.
2. Ma ka IP Catalog, e huli a koho i ka 25G Ethernet Intel FPGA IP no Agilex. Hōʻike ʻia ka puka aniani IP Variation hou.
3. E wehewehe i kahi inoa kiʻekiʻe no kāu hoʻololi IP a kaomi iā OK. Hoʻohui ka mea hoʻoponopono hoʻohālikelike i ka .ip kiʻekiʻe file i ka papahana o kēia manawa. Inā koi ʻia ʻoe e hoʻohui lima i ka .ip file i ka papahana, kaomi i ka Project ➤ Add/ Remove Files i Project e hoʻohui i ka file.
4. I loko o ka polokalamu Intel Quartus Prime Pro Edition, pono ʻoe e koho i kahi polokalamu Intel Agilex kikoʻī ma ke kahua Pūnaewele, a i ʻole e mālama i ka hāmeʻa paʻamau a ka polokalamu Intel Quartus Prime i manaʻo ai.
   Nānā: ʻO ka hoʻolālā ʻenehana example overwrites ke koho me ka mea ma ka pahu hopu. Hoʻonohonoho ʻoe i ka papa kuhikuhi mai ka papa kuhikuhi o ka hoʻolālā example koho ma ka Example Design tab.
5. Kaomi OK. Hōʻike ʻia ka mea hoʻoponopono hoʻohālikelike.
6. Ma ka ʻaoʻao IP, e kuhikuhi i nā ʻāpana no kāu hoʻololi kumu IP.
7. Ma ka Example Design tab, no Example Hoʻolālā Files, koho i ka koho Simulation e hoʻohua i ka papa hoʻāʻo, a koho i ke koho Synthesis e hana i ka hoʻolālā ʻenehana example. ʻO Verilog HDL wale nō files ua hanaia.
   Nānā: ʻAʻole i loaʻa kahi kumu VHDL IP hana. E wehewehe i ka Verilog HDL wale nō, no kāu hoʻolālā kumu IP example.
8. No ka Target Development Kit, koho i ka Agilex I-series Transceiver-SoC Dev Kit
9. Kaomi i ka Generate Example pihi Hoʻolālā. ʻO ke koho Example Design Directory puka makani.
10. Inā makemake ʻoe e hoʻololi i ka hoʻolālā exampke ala papa kuhikuhi a i ʻole ka inoa mai nā kuhi hewa i hōʻike ʻia (alt_e25_f_0_example_design), e nānā i ke ala hou a paʻi i ka ex design houampka inoa papa kuhikuhi (ample_dir>).
11. Kaomi OK.

1.2.1. Hoʻolālā Example Nā ʻāpana
Papa 2. Nā ʻāpana i ka Example Hoʻolālā Tab

ʻĀpana	wehewehe
Example Hoʻolālā	Loaʻa exampnā hoʻolālā no nā hoʻonohonoho hoʻonohonoho IP. Kanal hoʻokahi wale nō exampKākoʻo ʻia ka hoʻolālā no kēia IP.
Example Hoʻolālā Files	ʻO ka files e hana no ka pae hoʻomohala ʻokoʻa. • Simulation-hana i ka pono files no ka hoohalike ana i ka examphoʻolālā. • Synthesis—hoʻokumu i ka synthesis files. E hoʻohana i kēia mau mea files e hōʻuluʻulu i ka hoʻolālā i loko o ka polokalamu Intel Quartus Prime Pro Edition no ka hoʻāʻo ʻana i ka lako a hana i ka nānā ʻana i ka manawa static.
Hanau File Hōʻano	ʻO ke ʻano o ka RTL files no ka hoohalike—Verilog.
E koho i ka Papa	Kākoʻo lako lako no ka hoʻokō hoʻolālā. Ke koho ʻoe i kahi papa hoʻomohala Intel FPGA, e hoʻohana i ka hāmeʻa AGIB027R31B1E2VRO ma ke ʻano he mea hoʻolālā no ka hoʻolālā ex.ample hanauna. ʻO Agilex I-series Transceiver-SoC Dev Kit: ʻAe kēia koho iā ʻoe e hoʻāʻo i ka hoʻolālā example ma ka Intel FPGA IP development kit. Ke koho 'akomi nei keia koho i ka Mea Manawa o AGIB027R31B1E2VRO. Inā ʻokoʻa ka papa hana o kāu hoʻoponopono papa, hiki iā ʻoe ke hoʻololi i ka hāmeʻa i ʻimi ʻia. ʻAʻohe: Hoʻokaʻawale kēia koho i nā ʻaoʻao hāmeʻa no ka hoʻolālā example.

1.3. Hana ʻana i ka Tile Files

ʻO ke kākoʻo-Logic Generation kahi hana pre-synthesis i hoʻohana ʻia e hana i ka pili pili files koi 'ia no ka simulation a me ka lako lako hana. Pono ka hana tile no nā mea a pau
Nā hoʻolālā hoʻolālā F-tile. Pono ʻoe e hoʻopau i kēia kaʻina ma mua o ka simulation.

1. Ma ke kauoha kauoha, hoʻokele i ka waihona compilation_test_design i kāu example manao: cd /compilation_test_design.
2. E holo i kēia kauoha: quartus_tlg alt_eth_25g

1.4. Hoʻohālike i ka F-tile 25G Ethernet Intel FPGA IP Design 
Example Hōʻikeʻike
Hiki iā ʻoe ke hōʻuluʻulu a hoʻohālikelike i ka hoʻolālā ʻana ma o ka holo ʻana i kahi palapala simulation mai ke kauoha kauoha.

1. Ma ke kauoha kauoha, hoʻololi i ka papa kuhikuhi hana hoʻohālikelike testbench: cdample_dir>/ex_25g/sim.
2. Holo i ka simulation hoʻonohonoho IP: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Papa 3. Nā ʻanuʻu e hoʻohālike i ka Testbench

Mea hoʻomeamea	Nā kuhikuhi
VCS*	Ma ka laina kauoha, e kikokiko sh run_vcs.sh
QuestaSim*	Ma ka laina kauoha, e kikokiko vsim -do run_vsim.do -logfile vsim.log Inā makemake ʻoe e hoʻohālikelike me ka lawe ʻole ʻana i ka GUI QuestaSim, e ʻano vsim -c -do run_vsim.do -logfile vsim.log
Kaʻina -Xcelium*	Ma ka laina kauoha, e kikokiko sh run_xcelium.sh

Hoʻopau ka simulation kūleʻa me kēia memo:
Ua hala ka Simulation. a i ʻole Testbench piha.
Ma hope o ka hoʻokō pono ʻana, hiki iā ʻoe ke nānā i nā hopena.
1.5. Hoʻopili a hoʻonohonoho i ka Design Example ma Lako
ʻO ka 25G Ethernet Intel FPGA IP core parameter hoʻoponopono hiki iā ʻoe ke hōʻuluʻulu a hoʻonohonoho i ka hoʻolālā example ma kahi pahu hoʻomohala pahuhopu.

No ka hōʻuluʻulu a hoʻonohonoho ʻana i kahi hoʻolālā exampe pili ana i ka hardware, e hahai i kēia mau ʻanuʻu:

1. E hoʻokuʻu i ka polokalamu Intel Quartus Prime Pro Edition a koho i ka Processing ➤ Start Compilation e hōʻuluʻulu i ka hoʻolālā.
2. Ma hope o kāu hana ʻana i kahi mea SRAM file .sof, e hahai i kēia mau ʻanuʻu e hoʻolālā i ka hoʻolālā ʻenehana exampma ka mea hana Intel Agilex:
   a. Ma ka papa kuhikuhi Tools, kaomi Programmer.
   b. I ka Programmer, kaomi Hardware Setup.
   c. E koho i kahi lako polokalamu.
   d. E koho a hoʻohui i ka papa Intel Agilex i kāu hui Intel Quartus Prime Pro Edition.
   e. E hōʻoia ua hoʻonohonoho ʻia ke ʻano iā JTAG.
   f. E koho i ka polokalamu Intel Agilex a kaomi i ka Add Device. Hōʻike ka Programmer
   he kiʻikuhi poloka o nā pilina ma waena o nā mea hana ma kāu papa.
   g. Ma ka lālani me kāu .sof, e nānā i ka pahu no ka .sof.
   h. E nānā i ka pahu ma ke kolamu Program/Configure.
   i. Kaomi hoʻomaka.

1.6. Ke ho'āʻo nei i ka F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Ma hope o kou hōʻuluʻulu ʻana i ka F-tile 25G Ethernet Intel FPGA IP core design example a hoʻonohonoho iā ia ma kāu polokalamu Intel Agilex, hiki iā ʻoe ke hoʻohana i ka System Console e hoʻolālā i ka IP core.
E hoʻā i ka System Console a hoʻāʻo i ka hoʻolālā ʻenehana example, e hahai i kēia mau ʻanuʻu:

1. Ma ka polokalamu Intel Quartus Prime Pro Edition, koho Mea Hana ➤ Pūnaehana
   Mea Hana Debugging ➤ System Console e hoʻomaka i ka ʻōnaehana ʻōnaehana.
2. Ma ka ʻaoʻao Tcl Console, ʻano cd hwtest e hoʻololi i ka papa kuhikuhi i / hardware_test_design/hwtest.
3. E kikokiko i ke kumu main.tcl e wehe i kahi pilina i ka JTAG haku.

E hahai i ke kaʻina hana hoʻāʻo ma ka ʻaoʻao ʻo Hardware Testing o ka hoʻolālā example a nānā i nā hopena ho'āʻo ma ka System Console.

F-tile 25G Ethernet Design Example no nā polokalamu Intel Agilex

ʻO ka hoʻolālā F-tile 25G Ethernet examphōʻike ʻo ia i kahi hopena Ethernet no nā polokalamu Intel Agilex e hoʻohana ana i ka 25G Ethernet Intel FPGA IP core.
E hana i ka hoʻolālā example mai ka Example Design tab o ka 25G Ethernet Intel FPGA IP hoʻoponopono hoʻoponopono. Hiki iā ʻoe ke koho e hana i ka hoʻolālā me ka ʻole a i ʻole
ka hiʻohiʻona Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Nā hiʻohiʻona

• Kākoʻo i ka laina Ethernet hoʻokahi e hana ana ma 25G.
• Hoʻopuka i ka hoʻolālā example me ka hiʻona RS-FEC.
• Hāʻawi i ka testbench a me ka palapala simulation.
• Hoʻomaka koke i ka F-Tile Reference a me System PLL Clock Intel FPGA IP ma muli o ka hoʻonohonoho IP.

2.2. Pono nā lako lako a me nā lako polokalamu
Hoʻohana ʻo Intel i ka lako a me ka lako polokalamu e hoʻāʻo ai i ka hoʻolālā example i loko o kahi ʻōnaehana Linux:

• polokalamu Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS, a me Cadence Xcelium simulator.
• ʻO Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) no ka hoʻāʻo ʻana i nā lako.

2.3. wehewehe hana
ʻO ka hoʻolālā F-tile 25G Ethernet exampAia i loko o ka MAC+PCS+PMA nā ʻano kumu. Hōʻike nā kiʻi poloka ma lalo nei i nā ʻāpana hoʻolālā a me nā hōʻailona kiʻekiʻe o ka MAC+PCS+PMA kumu ʻano like ʻole i ka F-tile 25G Ethernet design example.
Helu 5. Kiʻi Papa—F-tile 25G Ethernet Design Example (MAC+PCS+PMA Core Variant)

2.3.1. Nā Mea Hoʻolālā
Papa 4. Nā Mea Hoʻolālā

ʻāpana	wehewehe
F-tile 25G Ethernet Intel FPGA IP	Loaʻa iā MAC, PCS, a me Transceiver PHY, me kēia hoʻonohonoho: • ʻAno kumu: MAC+PCS+PMA • E ho'ā i ka mana kahe: Ke koho • E ho'ā i ka hana hewa loulou: Ke koho • E ʻae i ka passthrough preamble: Ke koho • E ʻae i ka hōʻiliʻili ʻikepili: Ke koho • E ho'ā i nā helu helu MAC: Ke koho • Hōʻike pinepine uaki: 156.25 No ka hoʻolālā exampme ka hiʻohiʻona RS-FEC, ua hoʻonohonoho ʻia kēia ʻāpana ʻē aʻe: • E ho'ā i ka RS-FEC: Ke koho
F-Tile Reference a me System PLL Clock Intel FPGA IP	ʻO ka F-Tile Reference a me ka Pūnaehana PLL Clock Intel FPGA IP hoʻonohonoho hoʻonohonoho hoʻonohonoho hoʻoponopono hoʻoponopono e kūlike me nā koi o ka F-tile 25G Ethernet Intel FPGA IP. Inā hana ʻoe i ka hoʻolālā example hoohana ana Hanau Example Hoʻolālā pihi ma ka hoʻoponopono hoʻoponopono IP, hoʻomaka koke ka IP. Inā ʻoe e hana i kāu hoʻolālā ponoʻī exampʻAe, pono ʻoe e hoʻopili lima i kēia IP a hoʻohui i nā awa I/O āpau. No ka ʻike e pili ana i kēia IP, e nānā i F-Tile Architecture a me PMA a me FEC Direct PHY IP alakaʻi hoʻohana.
ʻO ka loiloi mea kūʻai aku	Aia me: • ka mīkini hana kaʻa kaʻa, nāna e hoʻopuka i nā ʻeke pohā i ka 25G Ethernet Intel FPGA IP core no ka hoʻouna ʻana. • Nānā kaʻa kaʻa, nāna e nānā i nā ʻeke pohā e hele mai ana mai ka 25G Ethernet Intel FPGA IP core.
Puna a me ka Probe	Nā hōʻailona kumu a me ka ʻimi noiʻi, me ka hōʻailona hoʻokomo hoʻonohonoho hoʻonohonoho hou, hiki iā ʻoe ke hoʻohana no ka debugging.

ʻIke pili
F-Tile Architecture a me PMA a me FEC Direct PHY IP alakaʻi hoʻohana

Hoʻohālikelike

Hoʻouna ka testbench i nā kaʻa ma o ka IP core, e hoʻohana ana i ka ʻaoʻao transmit a loaʻa i ka ʻaoʻao o ka IP core.
2.4.1. Papa hōʻike
Kiʻi 6. Paʻi Papa o ka F-tile 25G Ethernet Intel FPGA IP Design Example Hōʻike Hōʻike Hōʻike

Papa 5. Nā ʻāpana hoʻokolohua

ʻāpana	wehewehe
Mea hoʻāʻo ʻia (DUT)	ʻO ka 25G Ethernet Intel FPGA IP core.
ʻO Ethernet Packet Generator a me Packet Monitor	• Hoʻopuka ʻo Packet generator i nā kiʻi a hoʻouna i ka DUT. • Mālama ʻo Packet Monitor i nā ala ʻikepili TX a me RX a hōʻike i nā kiʻi i ka console simulator.
F-Tile Reference a me System PLL Clock Intel FPGA IP	Hoʻokumu i ka transceiver a me nā ʻōnaehana PLL kuhikuhi.

2.4.2. Hoʻolālā Hoʻohālikelike Example Nā ʻāpana
Papa 6. F-tile 25G Ethernet Design Example Hōʻikeʻike File Nā wehewehe

File inoa	wehewehe
Hoʻokolo a me ka Simulation Files
kumu_avl_tb_top.v	pae hoʻāʻo pae kiʻekiʻe file. Hoʻomaka koke ka testbench i ka DUT, hoʻokō i ka hoʻonohonoho hoʻonohonoho hoʻomanaʻo hoʻomanaʻo Avalon® ma nā ʻāpana hoʻolālā a me ka loiloi o ka mea kūʻai aku, a hoʻouna a loaʻa i ka ʻeke a i ʻole mai ka 25G Ethernet Intel FPGA IP.
Nā Palapala Hōʻikeʻike
hoʻomau…

File inoa	wehewehe
run_vsim.do	ʻO ka palapala ModelSim e holo i ka papa hōʻike.
run_vcs.sh	ʻO ka palapala Synopsys VCS e holo i ka papa hōʻike.
run_xcelium.sh	ʻO ka palapala Cadence Xcelium e holo i ka papa hoʻāʻo.

2.4.3. Ka Hoao Hoao
Hana ka hihia hoʻokolohua simulation i kēia mau hana:

1. Hoʻomaka koke i ka F-tile 25G Ethernet Intel FPGA IP a me ka F-Tile Reference a me ka Pūnaehana PLL Clock Intel FPGA IP.
2. E kali no ka uaki RX a me ka hōʻailona kūlana PHY e hoʻoholo.
3. Paʻi i ke kūlana PHY.
4. Hoʻouna a loaʻa iā 10 ʻikepili kūpono.
5. Nānā i nā hopena. Hōʻike ka testbench holomua i ka "Testbench complete.".

sample output hōʻike i ka holomua hoʻāʻo simulation holo:

Huihui

E hahai i ke kaʻina hana i ka Hoʻopili ʻana a me ka hoʻonohonoho ʻana i ka Design Example in Hardware e hoʻohui a hoʻonohonoho i ka hoʻolālā example i ka lako lako i kohoia.
Hiki iā ʻoe ke koho i ka hoʻohana ʻana i nā kumuwaiwai a me ka Fmax me ka hoʻohana ʻana i ka hoʻolālā compilation-only example. Hiki iā ʻoe ke hōʻuluʻulu i kāu hoʻolālā me ka hoʻohana ʻana i ke kauoha Start Compilation ma ka
Papa kuhikuhi papa hana ma ka polokalamu Intel Quartus Prime Pro Edition. Hoʻopuka ka hōʻuluʻulu kūleʻa i ka hōʻuluʻulu hōʻike hōʻuluʻulu.
No ka ʻike hou aku, e nānā i ka Design Compilation ma ka Intel Quartus Prime Pro Edition User Guide.
ʻIke pili

• Hoʻopili a hoʻonohonoho i ka Design Example in Hardware ma ka ʻaoʻao 7
• Hoʻohui Hoʻolālā Ma Intel Quartus Prime Pro Edition Guide User

2.6. Hoao Lako
Ma ka hoʻolālā lako exampʻAe, hiki iā ʻoe ke hoʻolālā i ka IP core i loko o ka mode loopback serial a hoʻopuka i nā kaʻa ma ka ʻaoʻao transmit e hoʻi i hope ma ka ʻaoʻao loaʻa.
E hahai i ke kaʻina hana ma ka loulou ʻike pili i hāʻawi ʻia e hoʻāʻo i ka hoʻolālā example i ka lako lako i kohoia.
ʻIke pili
Ke ho'āʻo nei i ka F-tile 25G Ethernet Intel FPGA IP Hardware Design Example ma ka aoao 8
2.6.1. Ke Kaʻina Hōʻike
E hahai i kēia mau ʻanuʻu e hoʻāʻo ai i ka hoʻolālā example i ka lako lako:

1. Ma mua o kou holo ʻana i ka hoʻāʻo ʻana i ka ʻenehana no kēia hoʻolālā exampe, pono ʻoe e hoʻihoʻi i ka ʻōnaehana:
   a. Kaomi i nā Mea Hana ➤ In-System Sources & Probes Editor tool for the default Source and Probe GUI.
   b. E hoʻololi i ka hōʻailona hōʻano hou (Source[3:0]) mai ka 7 a hiki i ka 8 e hoʻohana i ka hoʻoponopono hou a hoʻihoʻi i ka hōʻailona hoʻonohonoho hou i ka 7 e hoʻokuʻu i ka ʻōnaehana mai ke kūlana reset.
   c. E nānā i nā hōʻailona Probe a hōʻoia i ka pololei o ke kūlana.
2. I ka ʻōnaehana ʻōnaehana, hoʻokele i ka waihona hwtest a holo i ke kauoha: source main.tcl e koho i kahi JTAG haku. Ma ka maʻamau, ʻo ka mua JTAG haku ma ka JTAG koho ʻia ke kaulahao. No ke koho ʻana iā JTAG haku no nā polokalamu Intel Agilex, e holo i kēia kauoha: set_jtag <number of appropriate JTAG haku>. Example: set_jtag 1.
3. E holo i kēia mau kauoha i ka ʻōnaehana ʻōnaehana e hoʻomaka i ka hoʻāʻo loopback serial:

Papa 7. Nā ʻāpana kauoha

ʻĀpana	wehewehe	Example Hoʻohana
chkphy_status	Hōʻike i nā alapine uaki a me ke kūlana laka PHY.	% chkphy_status 0 # E nānā i ke kūlana o ka loulou 0
chkmac_stats	Hōʻike i nā waiwai ma nā helu helu MAC.	% chkmac_stats 0 # Nānā i nā helu helu mac o ka loulou 0
clear_all_stats	Holoi i nā helu helu helu IP.	% clear_all_stats 0 # Holoi i ka helu helu helu o ka loulou 0
hoʻomaka_gen	E hoʻomaka i ka mīkini hana packet.	% start_gen 0 # E hoʻomaka i ka hana packet ma ka loulou 0
stop_gen	Hoʻopaʻa i ka mīkini hana packet.	% stop_gen 0 # Hoʻopau i ka hoʻokumu ʻana i ka ʻeke ma ka loulou 0
loop_on	Ho'ā i ka loopback serial kūloko.	% loop_on 0 # E ho'ā i ka loopback kūloko ma ka loulou 0
loop_off	Hoʻopio i ka loopback serial kūloko.	% loop_off 0 # Hoʻopau i ka loopback kūloko ma ka loulou 0
reg_heluhelu	Hoʻihoʻi i ka waiwai hoʻopaʻa inoa kumu IP ma .	% reg_read 0x402 # Heluhelu i ka papa inoa IP CSR ma ka helu 402 o ka loulou 0
reg_kākau	Kakau i ka papa inoa kumu IP ma ka helu wahi .	% reg_write 0x401 0x1 # Kākau i ka 0x1 i ka IP CSR kakau kakau ma ka helu wahi 401 o ka loulou 0

a. ʻAno loop_on e ho'ā i ke mode loopback serial.
b. ʻAno chkphy_status e nānā i ke kūlana o ka PHY. Pono ke kūlana TXCLK, RXCLK, a me RX i nā waiwai like i hōʻike ʻia ma lalo nei no kahi loulou paʻa.

c. E kikokiko clear_all_stats e holoi i nā helu helu TX a me RX.
d. E kikokiko start_gen e hoʻomaka i ka hana packet.
e. ʻAno stop_gen e hooki i ka hana packet.
f. ʻAno chkmac_stats e heluhelu i ka helu helu TX a me RX. E hōʻoia i kēlā:
i. Hoʻohālikelike nā pā packet i hoʻouna ʻia me nā pā packet i loaʻa.
ii. ʻAʻole i loaʻa nā kiʻi hewa.
g. ʻAno loop_off e hoʻopau i ka loopback serial kūloko.
Kiʻi 7. Sample Puke Ho'āʻo—TX a me RX helu helu helu

Moʻolelo Hoʻoponopono Hou no ka F-tile 25G Ethernet FPGA IP Design Example alakaʻi hoʻohana

Palapala Palapala	ʻO Intel Quartus Prime Version	Manaʻo IP	Nā hoʻololi
2022.10.14	22.3	1.0.0	Hoʻokuʻu mua.

Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, a me nā hōʻailona Intel ʻē aʻe he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā. Mālama ʻo Intel i ka hana o kāna mau huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā aia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka hoʻolaha. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku Intel e loaʻa i ka mana hou o nā kikoʻī o nā hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe. * Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.
ISO
9001:2015
Kakau inoa

Online Version
Hoʻouna Manaʻo
ID: 750200
Manaʻo: 2022.10.14

Palapala / Punawai

intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Ke alakaʻi hoʻohana F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Nā kuhikuhi

• Palapala Hoʻohana