Interfaces de memoria externa Intel Stratix 10 FPGA IP Design Example

Ex diseñoample Guía de inicio rápido para interfaces de memoria externa Intel® Stratix® 10 FPGA IP

Una nueva interfaz y un diseño más automatizado exampEl flujo de archivos está disponible para interfaces de memoria externa Intel® Stratix® 10. La exampLa pestaña Diseños en el editor de parámetros le permite especificar la creación de síntesis y simulación. file conjuntos que puede utilizar para validar su IP EMIF. Puedes generar un exampDiseño del archivo específicamente para un kit de desarrollo Intel FPGA o para cualquier IP EMIF que genere.

Figura 1. Ejemplo de diseño generalampflujos de trabajo

Figura 2. Generación de un EMIF ExampDiseño con un kit de desarrollo Intel Stratix 10

Creación de un proyecto EMIF

Para la versión 17.1 y posteriores del software Intel Quartus® Prime, debe crear un proyecto Intel Quartus Prime antes de generar la IP EMIF y el diseño ex.ampel.

1. Inicie el software Intel Quartus Prime y seleccione File ➤ Asistente para nuevos proyectos. Haga clic en Siguiente.
2. Especifique un directorio y un nombre para el proyecto que desea crear. Haga clic en Siguiente.
3. Verifique que esté seleccionado Proyecto vacío. Haga clic en Siguiente dos veces.
4. En Filtro de nombre, escriba el número de pieza del dispositivo.
5. En Dispositivos disponibles, seleccione el dispositivo adecuado.
6. Haga clic en Finalizar.

Generación y configuración de la IP de EMIF

Los siguientes pasos ilustran cómo generar y configurar la IP EMIF. Este tutorial crea una interfaz DDR4, pero los pasos son similares para otros protocolos.

1. En la ventana Catálogo de IP, seleccione Interfaces de memoria externa Intel Stratix 10. (Si la ventana Catálogo de IP no está visible, seleccione View ➤ Ventanas de utilidades ➤ Catálogo IP.)
2. En el Editor de parámetros de IP, proporcione un nombre de entidad para la IP de EMIF (el nombre que proporcione aquí se convierte en el file nombre de la IP) y especifique un directorio. Haz clic en Crear.
3. El editor de parámetros tiene varias pestañas donde debe configurar los parámetros para reflejar su implementación EMIF:

Directrices del editor de parámetros EMIF de Intel Stratix 10

Tabla 1. Directrices del editor de parámetros de EMIF

Ficha Editor de parámetros	Pautas
General	Asegúrese de que los siguientes parámetros se hayan ingresado correctamente: • El grado de velocidad del dispositivo. • La frecuencia del reloj de la memoria. • La frecuencia de reloj de referencia de PLL.
Memoria	• Consulte la hoja de datos de su dispositivo de memoria para introducir los parámetros en la Memoria pestaña. • También debe ingresar una ubicación específica para el pin ALERT#. (Se aplica solo al protocolo de memoria DDR4).
Miembro E/S	• Para las investigaciones iniciales del proyecto, puede usar la configuración predeterminada en el E/S de memoria pestaña. • Para la validación avanzada del diseño, debe realizar una simulación de placa para derivar configuraciones de terminación óptimas.
Entrada/salida FPGA	• Para las investigaciones iniciales del proyecto, puede usar la configuración predeterminada en el Entrada/salida FPGA pestaña. • Para la validación avanzada del diseño, debe realizar una simulación de placa con modelos IBIS asociados para seleccionar los estándares de E/S apropiados.
Tiempo de memoria	• Para las investigaciones iniciales del proyecto, puede usar la configuración predeterminada en el Tiempo de memoria pestaña. • Para la validación avanzada del diseño, debe ingresar los parámetros de acuerdo con la hoja de datos de su dispositivo de memoria.
Junta	• Para las investigaciones iniciales del proyecto, puede usar la configuración predeterminada en el Junta pestaña. • Para una validación de diseño avanzada y un cierre de sincronización preciso, debe realizar una simulación de la placa para derivar información precisa de interferencia entre símbolos (ISI)/diafonía e información de inclinación de la placa y el paquete, e ingresarla en el Junta pestaña.
Controlador	Establezca los parámetros del controlador de acuerdo con la configuración y el comportamiento deseados para su controlador de memoria.
Diagnóstico	Puede utilizar los parámetros de la Diagnóstico pestaña para ayudar a probar y depurar su interfaz de memoria.
Examplos diseños	El Examplos diseños pestaña le permite generar diseño examparchivos para síntesis y simulación. El diseño generado example es un sistema EMIF completo que consiste en la IP EMIF y un controlador que genera tráfico aleatorio para validar la interfaz de memoria.

Para obtener información detallada sobre parámetros individuales, consulte el capítulo correspondiente a su protocolo de memoria en la Guía del usuario de IP de interfaces de memoria externa Intel Stratix 10.

Generación del ejemplo de diseño EMIF sintetizableample

Para el kit de desarrollo Intel Stratix 10, es suficiente dejar la mayoría de las configuraciones IP EMIF de Intel Stratix 10 en sus valores predeterminados. Para generar el diseño sintetizable ex.ampes, sigue estos pasos:

1. En la pestaña Diagnóstico, habilite EMIF Debug Toolkit/On-Chip Debug Port y In-System-Sources-and-Probes para proporcionar acceso a las funciones de depuración disponibles.
2. en el exampEn la pestaña Diseños, asegúrese de que la casilla Síntesis esté marcada.
3. Configure la IP EMIF y haga clic en Generar Example Design en la esquina superior derecha de la ventana.
4. Especifique un directorio para el diseño EMIF examparchivo y haga clic en Aceptar. Generación exitosa del diseño EMIF example crea lo siguiente fileestablecido en un directorio qii.

Figura 3. Ejemplo de diseño sintetizable generadoample File Estructura

Nota: Si no selecciona la casilla de verificación Simulación o Síntesis, el directorio de destino contendrá el diseño de Platform Designer. files, que no son compilables directamente con el software Intel Quartus Prime, pero pueden ser viewed o editado en Platform Designer. En esta situación, puede ejecutar los siguientes comandos para generar síntesis y simulación. file conjuntos.

• Para crear un proyecto compilable, debe ejecutar el script quartus_sh -t make_qii_design.tcl en el directorio de destino.
• Para crear un proyecto de simulación, debe ejecutar el script quartus_sh -t make_sim_design.tcl en el directorio de destino.

Información relacionada

• Síntesis example Diseño en la página 19
• Descripciones de parámetros IP Intel Stratix 10 EMIF para DDR3
• Descripciones de parámetros IP Intel Stratix 10 EMIF para DDR4
• Descripciones de parámetros IP Intel Stratix 10 EMIF para QDRII/II+/Xtreme
• Descripciones de parámetros IP Intel Stratix 10 EMIF para QDR-IV
• Descripciones de parámetros IP EMIF de Intel Stratix 10 para RLDRAM 3

Generación del diseño EMIF Examparchivo para simulación
Para el kit de desarrollo Intel Stratix 10, es suficiente dejar la mayoría de las configuraciones IP EMIF de Intel Stratix 10 en sus valores predeterminados. Para generar el diseño ex.ample para
simulación, siga estos pasos:

1. En la pestaña Diagnóstico, puede elegir entre dos modos de calibración: Omitir calibración y Calibración completa. (Para obtener detalles sobre estos modos, consulte Simulación versus implementación de hardware, más adelante en este capítulo). Para reducir el tiempo de simulación, seleccione PHY abstracta para una simulación rápida.
2. en el exampEn la pestaña Diseños, asegúrese de que la casilla Simulación esté marcada. Elija también el formato HDL de simulación requerido, ya sea Verilog o VHDL.
3. Configure la IP EMIF y haga clic en Generar Example Design en la esquina superior derecha de la ventana.
4. Especifique un directorio para el diseño EMIF examparchivo y haga clic en Aceptar.

Generación exitosa del diseño EMIF example crea múltiples file conjuntos para varios simuladores compatibles, en un directorio sim/ed_sim.

Figura 4. Ejemplo de diseño de simulación generadoample File Estructura

Nota: Si no selecciona la casilla de verificación Simulación o Síntesis, el directorio de destino contendrá el diseño de Platform Designer. files, que no son compilables directamente con el software Intel Quartus Prime, pero pueden ser viewed o editado en Platform Designer. En esta situación, puede ejecutar los siguientes comandos para generar síntesis y simulación. file conjuntos.

• Para crear un proyecto compilable, debe ejecutar el script quartus_sh -t make_qii_design.tcl en el directorio de destino.
• Para crear un proyecto de simulación, debe ejecutar el script quartus_sh -t make_sim_design.tcl en el directorio de destino.

Información relacionada
• Simulación Exampel diseño en
• Intel Stratix 10 EMIF IP: simulación de IP de memoria
• Simulación versus implementación de hardware en

Simulación frente a implementación de hardware
Para la simulación de interfaz de memoria externa, puede seleccionar saltear calibración o calibración completa en la pestaña Diagnóstico durante la generación de IP.
Modelos de simulación EMIF
Esta tabla compara las características de los modelos de calibración de salto y calibración completa.

Tabla 2. Modelos de simulación EMIF: calibración salteada versus calibración completa

Saltar calibración	Calibración completa
Simulación a nivel de sistema centrada en la lógica del usuario.	Simulación de interfaz de memoria centrada en la calibración.
Los detalles de la calibración no se capturan.	Captura todos los stages de calibración.
Tiene capacidad para almacenar y recuperar datos.	Incluye nivelación, alineación por bit, etc.
Representa la eficiencia precisa.
No considera el sesgo del tablero.

Simulación RTL frente a implementación de hardware

Esta tabla destaca las diferencias clave entre la simulación EMIF y la implementación de hardware.

Tabla 3. Simulación EMIF RTL versus implementación de hardware

Simulación RTL	Implementación de hardware
El código de inicialización y calibración de Nios® se ejecuta en paralelo.	El código de inicialización y calibración de Nios se ejecuta secuencialmente.
Las interfaces afirman la señal cal_done simultáneamente en la simulación.	Las operaciones de ajuste determinan el orden de calibración y las interfaces no afirman cal_done simultáneamente.

Debe ejecutar simulaciones RTL basadas en patrones de tráfico para la aplicación de su diseño. Tenga en cuenta que la simulación RTL no modela los retrasos de seguimiento de PCB, lo que puede causar una discrepancia en la latencia entre la simulación RTL y la implementación del hardware.

Simulación de IP de interfaz de memoria externa con ModelSim

Este procedimiento muestra cómo simular el diseño EMIF exampel.

1. Inicie el software Mentor Graphics* ModelSim y seleccione File ➤ Cambiar directorio. Navegue al directorio sim/ed_sim/mentor dentro del diseño generado exampcarpeta le.
2. Verifique que la ventana Transcripción se muestre en la parte inferior de la pantalla. Si la ventana Transcripción no está visible, muéstrela haciendo clic en View ➤ Transcripción.
3. En la ventana Transcripción, ejecute source msim_setup.tcl.
4. Después de que source msim_setup.tcl termine de ejecutarse, ejecute ld_debug en la ventana Transcripción.
5. Después de que ld_debug termine de ejecutarse, verifique que se muestre la ventana Objetos. Si la ventana Objetos no está visible, muéstrela haciendo clic en View ➤ Objetos.
6. En la ventana Objetos, seleccione las señales que desea simular haciendo clic derecho y seleccionando Agregar onda.
7. Una vez que termine de seleccionar las señales para la simulación, ejecute run -all en la ventana de VTranscript. La simulación se ejecuta hasta completarse.
8. Si la simulación no está visible, haga clic en View ➤ Ola.

Información relacionada
Intel Stratix 10 EMIF IP – Simulación de IP de memoria

Ubicación de pines para Intel Stratix 10 EMIF IP

Este tema proporciona pautas para la colocación de pines.

Encimaview

Los FPGA Intel Stratix 10 tienen la siguiente estructura:

• Cada dispositivo contiene entre 2 y 3 columnas de E/S.
• Cada columna de E/S contiene hasta 12 bancos de E/S.
• Cada banco de E/S contiene 4 carriles.
• Cada carril contiene 12 pines de E/S de uso general (GPIO).

Directrices generales sobre pines
Los siguientes puntos proporcionan pautas generales para los pines:

• Asegúrese de que los pines de una interfaz de memoria externa determinada residan dentro de una única columna de E/S.
• Las interfaces que abarcan varios bancos deben cumplir los siguientes requisitos:
  • Los bancos deben estar uno al lado del otro. Para obtener información sobre bancos adyacentes, consulte la Guía del usuario de IP de interfaces de memoria externa Intel Stratix 10.
  • El banco de dirección y comando debe residir en un banco central para minimizar la latencia. Si la interfaz de memoria utiliza un número par de bancos, el banco de dirección y comando puede residir en cualquiera de los dos bancos centrales.
• Los pines no utilizados se pueden utilizar como pines de E/S de uso general.
• Todas las direcciones, comandos y pines asociados deben residir dentro de un solo banco.
• Dirección y pines de comando y datos pueden compartir un banco bajo las siguientes condiciones:
  • Los pines de dirección, comando y datos no pueden compartir un carril de E/S.
  • Sólo se puede utilizar un carril de E/S no utilizado en el banco de direcciones y comandos para los pines de datos.

Tabla 4. Restricciones generales de pasador

Tipo de señal	Restricción
Estroboscopio de datos	Todas las señales que pertenecen a un grupo DQ deben residir en el mismo carril de E/S.
Datos	Los pines DQ relacionados deben residir en el mismo carril de E/S. Para los protocolos que no admiten líneas de datos bidireccionales, las señales de lectura deben agruparse por separado de las señales de escritura.
Dirección y Comando	Los pines de dirección y comando deben residir en ubicaciones predefinidas dentro de un banco de E/S.

Bancos adyacentes

Para que los bancos se consideren adyacentes, deben residir en la misma columna de E/S. Para determinar si los bancos son adyacentes, consulte la sección Ubicación de los bancos de E/S modulares y recuento de pines en dispositivos Stratix 10 ubicada en Stratix 10 General Purpose I. /O
Guía del usuario.

Al consultar las tablas de la Guía del usuario de E/S de uso general de Stratix 10, es seguro asumir que todos los bancos mostrados son adyacentes, a menos que esté presente un símbolo '-'; un símbolo '-' indica que el banco no está garantizado por el paquete.
Asignaciones de pines

Para determinar las ubicaciones de todos los pines de E/S de EMIF, debe consultar la tabla de pines de su dispositivo. Al consultar la tabla de pines, se proporcionan los números de banco, los índices de bancos de E/S y los nombres de pines. Puede encontrar los índices de pines para los pines de dirección y comando en la tabla de esquemas Stratix 10 ubicada en Intel FPGA. websitio. Puede realizar asignaciones de pines de diversas formas. El enfoque recomendado es restringir manualmente algunas señales de la interfaz y dejar que Intel Quartus Prime Fitter se encargue del resto. Este método consiste en consultar las tablas de pines para encontrar posiciones legales para algunos de los pines de la interfaz y asignarlos a través del .qsf. file que se genera con el diseño EMIF example. Para este método de ubicación de E/S, debe restringir las siguientes señales:

• CK0
• Un pin DQS por grupo
• Reloj de referencia PLL
• RZQ

Según las restricciones anteriores, Intel Quartus Prime Fitter rota los pines dentro de cada carril según sea necesario. La siguiente figura ilustra un exampArchivo de asignaciones de pines para una interfaz DDR3 x72 con las siguientes selecciones:

• El pin de dirección y comando se coloca en el banco 2M y requiere 3 carriles.
  • CK0 está limitado al pin 8 en el banco 2M.
  • Los pines del reloj de referencia del PLL están restringidos a los pines 24 y 25 en el banco 2M.
  • RZQ está limitado al pin 26 en el banco 2M.
• Los datos se colocan en los bancos 2N, 2M y 2L y requieren 9 carriles.
  • Los grupos DQS 1-4 se colocan en el banco 2N.
  • El grupo 0 de DQS se coloca en el banco 2M.
  • Los grupos DQS 5-8 se colocan en el banco 2L.

Figura 5. Asignaciones de pines Ej.amparchivo: Interfaz DDR3 x73

En este examparchivo, para restringir CK0 al pin 8 en el banco 2M, agregaría la siguiente línea al archivo .qsf file, según la tabla de pines adecuada:

El formato de la asignación de pines anterior se puede aplicar a todos los pines:

Información relacionada

• Bancos de E/S modulares en dispositivos Intel Stratix 10
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP para DDR4
• Intel Stratix 10 EMIF IP para QDRII/II+/Xtreme
• Intel Stratix 10 EMIF IP para QDR-IV
• Intel Stratix 10 EMIF IP para RLDRAM 3

Compilación y programación de Intel Stratix 10 EMIF Design Example

Después de haber realizado las asignaciones de pines necesarias en el .qsf file, puedes compilar el diseño examparchivo en el software Intel Quartus Prime.

1. Navegue hasta la carpeta Intel Quartus Prime que contiene el diseño exampdirectorio de archivos.
2. Abra el proyecto Intel Quartus Prime file, (.qpf).
3. Para comenzar la compilación, haga clic en Procesamiento ➤ Iniciar compilación. La finalización exitosa de la compilación genera un .sof file, lo que permite que el diseño se ejecute en hardware.
4. Para programar su dispositivo con el diseño compilado, abra el programador haciendo clic en Herramientas ➤ Programador.
5. En el programador, haga clic en Detección automática para detectar dispositivos compatibles.
6. Seleccione el dispositivo Intel Stratix 10 y luego seleccione Cambiar File.
7. Navegue hasta el ed_synth.sof generado file y seleccione Abrir.
8. Haga clic en Iniciar para comenzar a programar el dispositivo Intel Stratix 10. Cuando el dispositivo se programa correctamente, la barra de progreso en la parte superior derecha de la ventana debería indicar 100% (exitoso).

Depuración de Intel Stratix 10 EMIF Design Example
El kit de herramientas de depuración EMIF está disponible para ayudar a depurar diseños de interfaces de memoria externa. El kit de herramientas le permite mostrar márgenes de lectura y escritura y generar diagramas de ojo. Después de haber programado el kit de desarrollo Intel Stratix 10, puede verificar su funcionamiento utilizando el kit de herramientas de depuración EMIF.

1. Para iniciar el kit de herramientas de depuración EMIF, navegue hasta Herramientas ➤ Herramientas de depuración del sistema ➤ Kit de herramientas de interfaz de memoria externa.
2. Haga clic en Inicializar conexiones.
3. Haga clic en Vincular proyecto al dispositivo. Aparece una ventana; verifique que esté seleccionado el dispositivo correcto y que el archivo .sof correcto file está seleccionado
4. Haga clic en Crear conexión de interfaz de memoria. Acepte la configuración predeterminada haciendo clic en Aceptar.

El kit de desarrollo Intel Stratix 10 ahora está configurado para funcionar con el kit de herramientas de depuración EMIF y puede generar cualquiera de los siguientes informes haciendo doble clic en la opción correspondiente:

• Vuelva a ejecutar la calibración. Produce un informe de calibración que resume el estado de calibración por grupo DQ/DQS junto con los márgenes para cada pin DQ/DQS.
• Margen del conductor. Produce un informe que resume los márgenes de lectura y escritura por pin de E/S. Esto difiere de los márgenes de calibración porque los márgenes del conductor se capturan durante el tráfico en modo de usuario en lugar de durante la calibración.
• Generar diagrama de ojos. Genera diagramas de ojo de lectura y escritura para cada pin DQ según los patrones de datos de calibración.
• Calibrar terminación. Barre diferentes valores de terminación e informa los márgenes que proporciona cada valor de terminación. Utilice esta función para ayudar a seleccionar la terminación óptima para la interfaz de memoria.

Información relacionada
Depuración de IP Intel Stratix 10 EMIF

Ex diseñoampDescripción del archivo para interfaces de memoria externa Intel Stratix 10 FPGA IP

Cuando parametrizas y generas tu EMIF IP, puedes especificar que el sistema cree directorios para simulación y síntesis file conjuntos, y generar el file establece automáticamente. Si selecciona Simulación o Síntesis en Exampel diseño Files en el example pestaña Diseños, el sistema crea una simulación completa file conjunto o una síntesis completa file establecer, de acuerdo con su selección.

Síntesis exampel diseño

La síntesis exampEl diseño contiene los bloques principales que se muestran en la siguiente figura.

• Un generador de tráfico, que es un Avalon®-MM ex sintetizableampcontrolador de archivo que implementa un patrón pseudoaleatorio de lecturas y escrituras en un número parametrizado de direcciones. El generador de tráfico también supervisa los datos leídos de la memoria para asegurarse de que coincidan con los datos escritos y, de lo contrario, afirma una falla.
• Una instancia de la interfaz de memoria, que incluye:
  • Un controlador de memoria que modera entre la interfaz Avalon-MM y la interfaz AFI.
  • El PHY, que sirve como interfaz entre el controlador de memoria y los dispositivos de memoria externos para realizar operaciones de lectura y escritura.

Figura 6. Síntesis Exampel diseño

Si está utilizando la función Ping Pong PHY, la síntesis exampEl diseño incluye dos generadores de tráfico que emiten comandos a dos dispositivos de memoria independientes a través de dos controladores independientes y un PHY común, como se muestra en la siguiente figura.

Figura 7. Síntesis Example Diseño para Ping Pong PHY

Si está utilizando RLDRAM 3, el generador de tráfico en el ejemplo de síntesisampEl diseño se comunica directamente con la PHY mediante AFI, como se muestra en la siguiente figura.

Figura 8. Síntesis ExampDiseño de interfaces RLDRAM 3

Nota: Si uno o más de los parámetros Modo compartido de PLL, Modo compartido de DLL o Modo compartido de OCT se configuran en cualquier valor que no sea Sin compartir, la síntesis exampEl diseño contendrá dos instancias de interfaz de memoria/generador de tráfico. Las dos instancias de interfaz de memoria/generador de tráfico están relacionadas únicamente mediante conexiones PLL/DLL/OCT compartidas según lo definido por la configuración de parámetros. Las instancias del generador de tráfico/interfaz de memoria demuestran cómo puede realizar dichas conexiones en sus propios diseños.
Nota: Flujo de síntesis de terceros como se describe en la Guía del usuario de Intel Quartus Prime Standard Edition: La síntesis de terceros no es un flujo compatible con EMIF IP.
Información relacionada
Generación del ejemplo de diseño EMIF sintetizableampseguir

simulación exampel diseño
La simulación exampEl diseño contiene los bloques principales que se muestran en la siguiente figura.

• Un ejemplo de la síntesis ex.ampel diseño. Como se describió en la sección anterior, la síntesis exampEl diseño contiene un generador de tráfico y una instancia de la interfaz de memoria. Estos bloques utilizan por defecto modelos de simulación abstractos cuando sea apropiado para una simulación rápida.
• Un modelo de memoria, que actúa como un modelo genérico que se adhiere a las especificaciones del protocolo de memoria. Con frecuencia, los proveedores de memoria proporcionan modelos de simulación para sus componentes de memoria específicos que puede descargar de su websitios.
• Un verificador de estado, que monitorea las señales de estado de la interfaz de memoria externa IP y el generador de tráfico, para señalar una condición general de aprobación o falla.

Figura 9. Simulación Exampel diseño

Si está utilizando la función Ping Pong PHY, la simulación exampEl diseño incluye dos generadores de tráfico que emiten comandos a dos dispositivos de memoria independientes a través de dos controladores independientes y un PHY común, como se muestra en la siguiente figura.

Figura 10. Simulación Example Diseño para Ping Pong PHY

Si está utilizando RLDRAM 3, el generador de tráfico en la simulación exampEl diseño se comunica directamente con la PHY mediante AFI, como se muestra en la siguiente figura.

Figura 11. Simulación ExampDiseño de interfaces RLDRAM 3

Información relacionada
Generación del diseño EMIF Examparchivo para simulación en

ExampPestaña de interfaz de diseños de archivos
El editor de parámetros incluye un Example pestaña Diseños que te permite parametrizar y generar tu examplos diseños.l
Disponible desdeampSección de Diseños
El menú desplegable Seleccionar diseño le permite seleccionar el ex deseado.ampel diseño. En la actualidad, EMIF ExampEl Diseño es la única opción disponible y está seleccionado de forma predeterminada.

Historial de revisión de documentos para interfaces de memoria externa Intel Stratix 10 FPGA IP Design ExampGuía del usuario

Versión del documento	Versión Intel Quartus Prime	Cambios
2021.03.29	21.1	• En el ExampInicio rápido de Diseño capítulo, se eliminaron las referencias al simulador NCSim*.
2018.09.24	18.1	• Cifras actualizadas en el Generación del ejemplo de diseño EMIF sintetizableample y Generación del diseño EMIF Examparchivo para simulación temas.
2018.05.07	18.0	• Se cambió el título del documento de Interfaces de memoria externa Intel Stratix 10 IP Design ExampGuía del usuario a Interfaces de memoria externa Intel Stratix 10 FPGA IP Design ExampGuía del usuario. • Viñetas corregidas en Encimaview Sección de la Ubicación de pines para Intel Stratix 10 EMIF IP tema.

Fecha	Versión	Cambios
Noviembre de 2017	2017.11.06	Lanzamiento inicial.

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Documentos / Recursos

Interfaces de memoria externa Intel Intel Stratix 10 FPGA IP Design Example [pdf] Guía del usuario Interfaces de memoria externa Intel Stratix 10 FPGA IP Design ExampArchivo, Externo, Interfaces de Memoria Intel Stratix 10 FPGA IP Design Examparchivo, Intel Stratix 10 FPGA IP Design Examparchivo, 10 FPGA IP Diseño Example

Referencias

• Manual de usuario